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公开(公告)号：CN116390474A
公开(公告)日：2023-07-04
申请号：CN202310180087.4
申请日：2023-03-01
Applicant: 台湾积体电路制造股份有限公司
Inventor： 奈尔·艾特金·肯·阿卡雅 , 马合木提·斯楠吉尔 , 王奕 , 张琮永
IPC: H10B10/00
Abstract: 本公开的实施例描述了具有正侧和背侧电源互连的结构。该结构包括设置在衬底中的晶体管结构，其中晶体管结构包括源极/漏极(S/D)区。该结构还包括在衬底的顶面之上的正侧电源线，其中正侧电源线电连接到电源金属线。该结构还包括衬底的底面之下的背侧电源线。正侧金属通孔将正侧电源线电连接到S/D区的正面。背侧金属通孔将背侧电源线电连接到S/D区的背面。本申请的实施例提供了半导体结构及其形成方法。
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公开(公告)号：CN107017018B
公开(公告)日：2020-10-16
申请号：CN201610906002.6
申请日：2016-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412 , G11C11/417
Abstract: 在一些实施例中，本发明涉及静态随机存取存储器(SRAM)器件。SRAM器件包括多个SRAM单元，被布置为多行和多列，其中，相应的SRAM单元包括相应的互补数据存储节点对以存储相应数据状态。第一对存取晶体管连接至SRAM单元的互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第一对互补位线。第二对存取晶体管连接至该SRAM单元的该互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第二对互补位线。
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公开(公告)号：CN110322917B
公开(公告)日：2021-12-31
申请号：CN201811007574.6
申请日：2018-08-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器电路包括：电压节点；多个存储器单元；位线，与多个存储器单元耦合；以及开关电路，耦合在电压节点与位线之间。开关电路配置为响应于位线上的电压电平将电压节点与位线耦合。本发明的实施例还提供了位线逻辑电路和存储器电路的位线偏置方法。
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公开(公告)号：CN112951294A
公开(公告)日：2021-06-11
申请号：CN202011352312.0
申请日：2020-11-26
Applicant: 台湾积体电路制造股份有限公司
Inventor： 马合木提·斯楠吉尔
IPC: G11C11/412 , G11C11/419
Abstract: 在一些示例中，计算设备包括诸如八晶体管SRAM单元的存储器单元阵列，其中读取位线与存储存储器状态的节点隔离，使得共享相应读取位线的存储器单元的同时读取激活不会使任何存储器单元的存储状态失调。该计算设备还包括输出接口，该输出接口具有连接至相应读取位线的电容器，并且具有彼此不同的电容，诸如彼此相差作为2的幂的倍数。输出接口被配置为从相应的读取位线对电容器进行充电或使其放电，并允许电容器彼此共享电荷以生成模拟输出信号，其中来自每条读取位线的信号通过连接至读取位线的电容器的电容加权。该计算设备可以用于计算例如由多位权重加权的输入之和。本发明的实施例还涉及计算方法。
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公开(公告)号：CN107424645B
公开(公告)日：2020-12-22
申请号：CN201710374650.6
申请日：2017-05-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/40
Abstract: 在一些实施例中，一种半导体存储器件包含布置为行和列的半导体存储单元的阵列。所述阵列包含存储单元的第一段和存储单元的第二段。第一局部互补位线对在存储单元的所述第一段上方延伸并且与沿着存储单元的所述第一段内的第一列的多个存储单元相连接。第二对局部互补位线在存储单元的所述第二段上方延伸并且与沿着存储单元的所述第二段内的所述第一列的多个存储单元相连接。开关对设置于存储单元的所述第一段和所述第二段之间。所述开关对配置为有选择地将所述第一局部互补位线对与所述第二局部互补位线对串联连接。本发明还提供了静态随机存取存储器(SRAM)器件。
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Patent Agency Ranking
公开(公告)号：CN113470706B
公开(公告)日：2024-01-02
申请号：CN202110609624.3
申请日：2021-06-01
Applicant: 台湾积体电路制造股份有限公司
Inventor： 马合木提·斯楠吉尔 , 董庆 , 林彦廷 , 凯雷姆·阿卡尔瓦达尔 , 卡洛斯·H.·迪亚兹 , 王奕
Abstract: 本发明公开了读取或感测由多级单元存储的多位数据的电路和方法。在该方面，从第一组参考电路中选择第一参考电路，从第二组参考电路中选择第二参考电路。至少部分地基于第一参考电路和第二参考电路，可以确定由多级单元存储的多位数据的一个或多个位。根据所确定的一个或多个位，可以选择来自第一组参考电路的第三参考电路和来自第二组参考电路的第四参考电路。至少部分地基于第三参考电路和第四参考电路，可以确定由多级单元存储的多位数据中的另外一个或多个位。本发明的实施例还涉及存储器件及其操作方法。
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公开(公告)号：CN110322917A
公开(公告)日：2019-10-11
申请号：CN201811007574.6
申请日：2018-08-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器电路包括：电压节点；多个存储器单元；位线，与多个存储器单元耦合；以及开关电路，耦合在电压节点与位线之间。开关电路配置为响应于位线上的电压电平将电压节点与位线耦合。本发明的实施例还提供了位线逻辑电路和存储器电路的位线偏置方法。
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公开(公告)号：CN109559772A
公开(公告)日：2019-04-02
申请号：CN201811115814.4
申请日：2018-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4094 , G11C11/4097
Abstract: 本揭露提出一种位单元。位单元包括读取端口电路和写入端口电路。读取端口电路包括四个晶体管，其中读取端口电路由第一阈值电压激活。写入端口电路包括八个晶体管，其中写入端口电路由第二阈值电压激活。写入端口电路耦接到读取端口电路。第一阈值电压和第二阈值电压可以不同，并且可以由单电源电压提供。
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公开(公告)号：CN107424645A
公开(公告)日：2017-12-01
申请号：CN201710374650.6
申请日：2017-05-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/40
Abstract: 在一些实施例中，一种半导体存储器件包含布置为行和列的半导体存储单元的阵列。所述阵列包含存储单元的第一段和存储单元的第二段。第一局部互补位线对在存储单元的所述第一段上方延伸并且与沿着存储单元的所述第一段内的第一列的多个存储单元相连接。第二对局部互补位线在存储单元的所述第二段上方延伸并且与沿着存储单元的所述第二段内的所述第一列的多个存储单元相连接。开关对设置于存储单元的所述第一段和所述第二段之间。所述开关对配置为有选择地将所述第一局部互补位线对与所述第二局部互补位线对串联连接。本发明还提供了静态随机存取存储器(SRAM)器件。
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公开(公告)号：CN116521126A
公开(公告)日：2023-08-01
申请号：CN202310200519.3
申请日：2023-03-03
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种集成电路器件，包括第一存储单元、第二存储单元、第一逻辑元件、第二逻辑元件和第三逻辑元件。第一存储单元被配置为在第一节点存储第一位，并且第二存储单元被配置为在第二节点存储第二位。第一逻辑元件包括连接至第一节点的第一节点输入端，第二逻辑元件包括连接至第二节点的第二节点输入端，并且第三逻辑元件包括连接至第一逻辑元件的第一输出端的第一输入端和连接至第二逻辑元件的第二输出端的第二输入端。本发明的实施例还提供了一种在集成电路存储器中进行乘法的方法。
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