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公开(公告)号：CN115512729A
公开(公告)日：2022-12-23
申请号：CN202210553594.3
申请日：2022-05-20
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器器件具有存储器阵列，存储器阵列包括用于储存权重数据的存储器部段、耦合到存储器部段并被配置为在存储器部段中保存要更新的新权重数据的权重缓冲器、逻辑电路和耦合到逻辑电路的输出的计算电路。逻辑电路还具有通过位线耦合到存储器部段的第一输入、以及被配置为接收输入数据的第二输入。逻辑电路被配置为在输出处生成中间数据，中间数据与输入数据和通过位线从存储器部段读取的权重数据相对应。计算电路被配置为基于中间数据生成输出数据，输出数据与对输入数据和从至少一个存储器部段读取的权重数据执行的计算相对应。本发明的实施例还公开了一种操作存储器器件的方法。
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公开(公告)号：CN119993228A
公开(公告)日：2025-05-13
申请号：CN202510087414.0
申请日：2025-01-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C7/10 , G06F1/3206
Abstract: 一种存储器中计算(CIM)系统，包括第一引导‑跟随(L/F)触发器(FF)、暂停单元和乘法单元。第一L/F触发器被配置为接收数据信号。第一L/F触发器包括：第一引导FF，被配置为接收数据信号；第一跟随FF，被配置为生成表示第一L/F触发器的输出信号的信号第一_Q_跟随；乘法单元被配置为接收权重信号W和信号第一_Q_跟随，并生成第一乘积信号。在第一时钟信号的给定周期内，暂停单元被配置为检测数据信号的所有位b(k)等于逻辑零的第一情景为真，并相应地抑制第一L/F触发器执行锁存，并控制乘法单元生成等于逻辑0的第一乘积信号。
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公开(公告)号：CN115910151A
公开(公告)日：2023-04-04
申请号：CN202210834518.X
申请日：2022-07-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C11/4063 , G11C16/06 , G11C11/22 , G11C11/16
Abstract: 本申请实施例提供了一种存储器电路及其操作方法。存储器电路包括被配置为接收包括多个数据元素的信号的数据寄存器、耦接到数据寄存器的第一选择电路、计数器、耦接到计数器的第二选择电路以及耦接在计数器和第二选择电路之间的反相器。数据寄存器将每个数据元素的多个位输出到第一选择电路，计数器和反相器生成互补信号，其中序列数据元素具有在相反方向上步进的循环值，第二选择电路向第一选择电路交替输出每个互补信号作为选择信号，并且第一选择电路响应于选择信号以交替序列次序输出数据元素的多个位。
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公开(公告)号：CN115860074A
公开(公告)日：2023-03-28
申请号：CN202211027832.3
申请日：2022-08-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G06N3/063 , G06N3/0464 , G06N3/08
Abstract: 本申请的实施例提供了集成电路以及操作存储器中计算器件的方法。集成电路包括第一逻辑门，被配置为接收第一输入信号和第二输入信号，并基于在当前周期中获得的第一输入信号的第一位和第二输入信号的第一位生成第一控制信号。集成电路包括第一备份储存组件，被配置为储存在先前周期中获得的第一输入信号的第二位和第二输入信号的第二位。该集成电路包括多个第一宏，每个第一宏被配置为基于第一控制信号选择性地计算第一输入信号的第一位和第二输入信号的第一位的第一乘法累加(MAC)值。
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公开(公告)号：CN119152913A
公开(公告)日：2024-12-17
申请号：CN202411160867.3
申请日：2024-08-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了一种存储器中计算系统、存储器中计算电路以及该存储器中计算系统和电路的操作方法。在一个方面，一种器件包括计算电路、存储器阵列和控制器。控制器可以确定到计算电路的一个或多个输入数据位或者从存储器阵列提供的一个或多个存储器位都处于第一逻辑状态。响应于确定一个或多个输入数据位或一个或多个存储器位都处于第一逻辑状态，控制器可以生成控制信号以禁用计算电路的至少一个组件。
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Patent Agency Ranking
公开(公告)号：CN118550500A
公开(公告)日：2024-08-27
申请号：CN202311542157.2
申请日：2023-11-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F7/544
Abstract: 一种执行最后移位乘法累加(MAC)处理的方法。处理电路可以将第一输入乘以第二输入的第一位以获得第一中间输出。处理电路可以将第三输入乘以第四输入的第一位以获得第二中间输出。处理电路可以对第一总和第二中间输出进行求和，以获得第一总和。处理电路可以将第一输入乘以第二输入的第二位以获得第三中间输出。处理电路可以将第三输入乘以第四输入的第二位以获得第四中间输出。处理电路可以对第三中间输出和第四中间输出进行求和以获得第二总和。处理电路可以通过累加第一总和及第二总和来生成输出。本申请的实施例涉及处理电路及其操作方法。
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公开(公告)号：CN113314163B
公开(公告)日：2024-04-05
申请号：CN202110215393.8
申请日：2021-02-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 电荷共享方案用于减轻单元电流的变化，以便为CIM计算获得更高的精度。在一些实施例中，电容器与每个SRAM单元相关联，并且与列中的所有SRAM单元相关联的电容器包括来平均化RBL电流。在一些实施例中，与CIM器件中的RBL相关联的存储器单元包括：存储元件，适于存储权重；第一开关器件，连接至存储元件并适于受输入信号控制，并生成具有指示输入信号与所存储权重的乘积的幅度。存储器单元还包括电容器，电容器适于接收乘积信号并存储与对应于乘积信号的幅度的电荷量。存储器单元还包括第二开关器件，第二开关器件适于将电容器上的电荷转移至RBL。本发明的实施例还涉及存储器器件、计算器件以及计算方法。
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公开(公告)号：CN116521126A
公开(公告)日：2023-08-01
申请号：CN202310200519.3
申请日：2023-03-03
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种集成电路器件，包括第一存储单元、第二存储单元、第一逻辑元件、第二逻辑元件和第三逻辑元件。第一存储单元被配置为在第一节点存储第一位，并且第二存储单元被配置为在第二节点存储第二位。第一逻辑元件包括连接至第一节点的第一节点输入端，第二逻辑元件包括连接至第二节点的第二节点输入端，并且第三逻辑元件包括连接至第一逻辑元件的第一输出端的第一输入端和连接至第二逻辑元件的第二输出端的第二输入端。本发明的实施例还提供了一种在集成电路存储器中进行乘法的方法。
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公开(公告)号：CN116243884A
公开(公告)日：2023-06-09
申请号：CN202210928099.6
申请日：2022-08-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F7/498 , G06N3/0464 , G06N3/063
Abstract: 本发明的实施例提供了一种电路器件，包括：第一加法器，具有第一加法器输入和第一加法器输出；第一寄存器，具有第一寄存器输入和第一寄存器输出，第一寄存器输入连接至第一加法器输出；第二寄存器，具有第二寄存器输入和第二寄存器输出，第二寄存器输入连接至第一加法器输出；以及第二加法器，具有第二加法器输入和第二加法器输出，并且被配置为接收来自第一寄存器输出和第二寄存器输出的寄存器输出信号。其中，第一加法器被配置为计算第一输入值和第二输入值的第一总和，第一寄存器被配置为存储第一总和，第一加法器被配置为计算第三输入值和第四输入值的第二总和，第二寄存器被配置为存储第二总和。本发明的实施例还提供了一种在加法器中执行加法的方法。
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公开(公告)号：CN113190071B
公开(公告)日：2022-10-18
申请号：CN202110126509.0
申请日：2021-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G05F1/56
Abstract: 本发明公开了一种用于调节电源电压的集成电路。在一个方面，集成电路包括金属轨，金属轨，包括连接第一功能电路的第一点和连接第二功能电路的第二点。在一个方面，集成电路包括耦合在金属轨的第一点和金属轨的第二点之间的电压调节器。在一个方面，电压调节器感测金属轨的第二点处的电压，根据在金属轨的第二点处感测的电压，调节金属轨的第一点处的电源电压。本发明的实施例还涉及一种调节电源电压的方法。
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