公开(公告)号：CN118377729A

公开(公告)日：2024-07-23

申请号：CN202410368093.7

申请日：2024-03-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 森阳纪 ,  藤原英弘 ,  赵威丞 ,  柯睿阳

IPC: G06F12/0806 ,  G06F13/16 ,  G06V10/94 ,  G06V10/82 ,  G06V10/44

Abstract: 用于数字存储器中计算(DCIM)中的灵活库寻址的方法。该方法包括提供库组，多个库组中的每个包括相应数量的存储器库，每个存储器库被配置为储存输入特征图数据的对应部分。该方法包括在第一时钟周期期间，从多个库组中的第一库组读取输入特征图数据的第一部分，并且从多个库组中的第二库组读取输入特征图数据的第二部分。该方法包括使用所读取的输入特征图数据的第一部分和所读取的输入特征图数据的第二部分执行第一乘法‑累加运算。该方法包括在第二时钟周期期间，从第一库组读取输入特征图数据的第三部分。该方法包括使用第二部分和第三部分执行第二乘法‑累加运算。本申请的实施例还提供了存储器系统的寻址方法、寻址电路以及存储器寻址系统。

公开(公告)号：CN118826728A

公开(公告)日：2024-10-22

申请号：CN202410808530.2

申请日：2024-06-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 藤原英弘 ,  黎羽容 ,  江悦 ,  赵威丞 ,  粘逸昕 ,  柯睿阳

IPC: H03K19/0175 ,  H03K19/20 ,  H03K5/135

Abstract: 一种锁存器电路包括彼此可操作地耦合为回路的第一双互锁存储单元(DICE)组件、第二DICE组件、第三DICE组件和第四DICE组件。第一和第二DICE组件形成被配置为接收输入信号的第一子锁存器，第三和第四DICE组件形成被配置为接收相同输入信号的第二子锁存器，第一子锁存器被配置为在第一节点处提供基于输入信号的中间信号，并且第二子锁存器被配置为在第二节点处提供基于输入信号的相同中间信号。该电路包括第一反相器，被配置为使中间信号逻辑反相并在第三节点处提供输出信号。该电路包括第二反相器，被配置为使中间信号逻辑反相并在第三节点处提供输出信号。本申请实施例还公开一种操作锁存器电路的方法。

公开(公告)号：CN118550500A

公开(公告)日：2024-08-27

申请号：CN202311542157.2

申请日：2023-11-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 柯睿阳 ,  藤原英弘 ,  赵威丞 ,  森阳纪

IPC: G06F7/544

Abstract: 一种执行最后移位乘法累加(MAC)处理的方法。处理电路可以将第一输入乘以第二输入的第一位以获得第一中间输出。处理电路可以将第三输入乘以第四输入的第一位以获得第二中间输出。处理电路可以对第一总和第二中间输出进行求和，以获得第一总和。处理电路可以将第一输入乘以第二输入的第二位以获得第三中间输出。处理电路可以将第三输入乘以第四输入的第二位以获得第四中间输出。处理电路可以对第三中间输出和第四中间输出进行求和以获得第二总和。处理电路可以通过累加第一总和及第二总和来生成输出。本申请的实施例涉及处理电路及其操作方法。