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公开(公告)号：CN113488087B
公开(公告)日：2024-02-27
申请号：CN202110266673.1
申请日：2021-03-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器件，包括第一程序线和第二程序线。第一程序线的第一部分形成在第一导电层中，并且第一程序线的第二部分形成在第一导电层上方的第二导电层中。第二程序线的第一部分形成在第一导电层中。第二程序线的第二部分形成在第二导电层中。第二程序线的第三部分形成在第二导电层上方的第三导电层中。第一程序线的第一部分和第二部分彼此大小不同，并且第二程序线的第一部分、第二部分和第三部分彼此大小不同。
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公开(公告)号：CN113488473A
公开(公告)日：2021-10-08
申请号：CN202110266731.0
申请日：2021-03-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11 , H01L21/8244
Abstract: 公开了一种存储器件。存储器件包括第一程序线和第二程序线。第一程序线的第一部分形成在第一导电层中，并且第一程序线的第二部分形成在第一导电层上方的第二导电层中。第二程序线的第一部分形成在第一导电层中，并且第二程序线的第二部分形成在第二导电层上方的第三导电层中。第一程序线的第二部分或第二程序线的第二部分中的至少一者的宽度不同于第一程序线的第一部分或第二程序线的第一部分中的至少一者的宽度。本文还公开了一种形成存储器件的方法。
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公开(公告)号：CN113129963A
公开(公告)日：2021-07-16
申请号：CN202011609652.7
申请日：2020-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419 , G11C7/12 , G11C7/10 , G11C5/14
Abstract: 提供了一种存储器器件。该存储器器件包括存储器单元和连接到存储器单元的位线。负电压生成器连接到位线。负电压生成器在使能时用于向位线提供第一写入路径。控制电路连接到负电压生成器和位线。当负电压生成器未被使能时，控制电路用于向位线提供第二写入路径。本发明的实施例还提供了一种操作存储器器件的方法。
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公开(公告)号：CN113488473B
公开(公告)日：2025-01-14
申请号：CN202110266731.0
申请日：2021-03-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00
Abstract: 公开了一种存储器件。存储器件包括第一程序线和第二程序线。第一程序线的第一部分形成在第一导电层中，并且第一程序线的第二部分形成在第一导电层上方的第二导电层中。第二程序线的第一部分形成在第一导电层中，并且第二程序线的第二部分形成在第二导电层上方的第三导电层中。第一程序线的第二部分或第二程序线的第二部分中的至少一者的宽度不同于第一程序线的第一部分或第二程序线的第一部分中的至少一者的宽度。本文还公开了一种形成存储器件的方法。
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公开(公告)号：CN118887983A
公开(公告)日：2024-11-01
申请号：CN202410900640.1
申请日：2024-07-05
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4097 , H10B10/00 , G11C11/408 , G11C11/416
Abstract: 一种存储器器件，包括第一存储器阵列，包括第一存储器单元；第二存储器阵列，包括第二存储器单元；第三存储器阵列，包括第三存储器单元，第二存储器阵列沿着横向方向介于第一存储器阵列与第三存储器阵列之间；第一位线区段，沿着横向方向延伸并耦合到第一存储器单元中的每个；第二位线区段，沿着横向方向延伸并耦合到第二存储器单元中的每个；以及第三位线区段，沿着横向方向延伸并耦合到第三存储器单元中的每个。第一位线区段形成在第一金属化层中，第二位线区段形成在第二金属化层中，第三位线区段形成在第三金属化层中。本申请的实施例还提供了用于形成存储器器件的方法。
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Patent Agency Ranking
公开(公告)号：CN113140238B
公开(公告)日：2024-05-07
申请号：CN202011344969.2
申请日：2020-11-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了用于存储器电路的系统和方法。在实施例中，电路包括对应于数据字和全局写入字线的多个存储器单元。多个局部写入线连接到数据字的多个存储器单元的子集。选择逻辑系统被配置为基于全局写入字线上的信号和与存储器单元的特定子集相关联的选择信号来激活存储器单元的特定子集，以经由特定局部写入线进行写入。本发明的实施例还涉及存储器电路及其操作方法以及信号网络。
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公开(公告)号：CN113536727B
公开(公告)日：2024-02-23
申请号：CN202110720262.5
申请日：2021-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02 , G06F111/04
Abstract: 公开了一种存储器器件，包括：有源区；栅电极，相对于四个对应轨迹线基本对准，使得存储器器件具有四个接触多晶硅间距(4CPP)的宽度，并电耦合至有源区；接触件到晶体管元件结构(MD结构)，电耦合至有源区，并散布在栅电极中的对应栅电极之间；通孔到栅极/MD(VGD)结构，电耦合至栅电极和MD结构；导电部，在第一金属化层(M_1st层)中，并电耦合至VGD结构；掩埋接触件到晶体管元件结构(BVD结构)，电耦合至有源区；以及掩埋导电部，在第一掩埋金属化层(BM_1st层)中，并电耦合至BVD结构，并对应地提供第一参考电压或第二参考电压。本发明的实施例还涉及制造半导体器件的方法。
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公开(公告)号：CN113488087A
公开(公告)日：2021-10-08
申请号：CN202110266673.1
申请日：2021-03-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器件，包括第一程序线和第二程序线。第一程序线的第一部分形成在第一导电层中，并且第一程序线的第二部分形成在第一导电层上方的第二导电层中。第二程序线的第一部分形成在第一导电层中。第二程序线的第二部分形成在第二导电层中。第二程序线的第三部分形成在第二导电层上方的第三导电层中。第一程序线的第一部分和第二部分彼此大小不同，并且第二程序线的第一部分、第二部分和第三部分彼此大小不同。
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公开(公告)号：CN118826728A
公开(公告)日：2024-10-22
申请号：CN202410808530.2
申请日：2024-06-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0175 , H03K19/20 , H03K5/135
Abstract: 一种锁存器电路包括彼此可操作地耦合为回路的第一双互锁存储单元(DICE)组件、第二DICE组件、第三DICE组件和第四DICE组件。第一和第二DICE组件形成被配置为接收输入信号的第一子锁存器，第三和第四DICE组件形成被配置为接收相同输入信号的第二子锁存器，第一子锁存器被配置为在第一节点处提供基于输入信号的中间信号，并且第二子锁存器被配置为在第二节点处提供基于输入信号的相同中间信号。该电路包括第一反相器，被配置为使中间信号逻辑反相并在第三节点处提供输出信号。该电路包括第二反相器，被配置为使中间信号逻辑反相并在第三节点处提供输出信号。本申请实施例还公开一种操作锁存器电路的方法。
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公开(公告)号：CN113129963B
公开(公告)日：2024-04-05
申请号：CN202011609652.7
申请日：2020-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419 , G11C7/12 , G11C7/10 , G11C5/14
Abstract: 提供了一种存储器器件。该存储器器件包括存储器单元和连接到存储器单元的位线。负电压生成器连接到位线。负电压生成器在使能时用于向位线提供第一写入路径。控制电路连接到负电压生成器和位线。当负电压生成器未被使能时，控制电路用于向位线提供第二写入路径。本发明的实施例还提供了一种操作存储器器件的方法。
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