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公开(公告)号：CN113140244B
公开(公告)日：2024-05-24
申请号：CN202010869890.5
申请日：2020-08-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C11/41 , G11C11/416
Abstract: 静态随机存取存储器(SRAM)器件包括第一存储器阵列，该第一存储器阵列包括多个存储器单元，每个存储器单元包括连接至位线的具有第一阈值电压的第一传输门晶体管。SRAM器件还包括第二存储器阵列，该第二存储器阵列包括多个存储器单元，每个存储器单元包括连接至位线的具有第二阈值电压的第二传输门晶体管。SRAM器件还包括连接至位线的外围输入输出电路。SRAM器件还包括写入电流跟踪单元的列，每个跟踪单元设置在第一存储器阵列和第二存储器阵列的行内，其中第一存储器阵列位于外围输入输出电路和第二存储器阵列之间。本发明的实施例还涉及形成静态随机存取存储器器件的方法。
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公开(公告)号：CN115910151A
公开(公告)日：2023-04-04
申请号：CN202210834518.X
申请日：2022-07-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C11/4063 , G11C16/06 , G11C11/22 , G11C11/16
Abstract: 本申请实施例提供了一种存储器电路及其操作方法。存储器电路包括被配置为接收包括多个数据元素的信号的数据寄存器、耦接到数据寄存器的第一选择电路、计数器、耦接到计数器的第二选择电路以及耦接在计数器和第二选择电路之间的反相器。数据寄存器将每个数据元素的多个位输出到第一选择电路，计数器和反相器生成互补信号，其中序列数据元素具有在相反方向上步进的循环值，第二选择电路向第一选择电路交替输出每个互补信号作为选择信号，并且第一选择电路响应于选择信号以交替序列次序输出数据元素的多个位。
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公开(公告)号：CN115860074A
公开(公告)日：2023-03-28
申请号：CN202211027832.3
申请日：2022-08-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G06N3/063 , G06N3/0464 , G06N3/08
Abstract: 本申请的实施例提供了集成电路以及操作存储器中计算器件的方法。集成电路包括第一逻辑门，被配置为接收第一输入信号和第二输入信号，并基于在当前周期中获得的第一输入信号的第一位和第二输入信号的第一位生成第一控制信号。集成电路包括第一备份储存组件，被配置为储存在先前周期中获得的第一输入信号的第二位和第二输入信号的第二位。该集成电路包括多个第一宏，每个第一宏被配置为基于第一控制信号选择性地计算第一输入信号的第一位和第二输入信号的第一位的第一乘法累加(MAC)值。
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公开(公告)号：CN113488087B
公开(公告)日：2024-02-27
申请号：CN202110266673.1
申请日：2021-03-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器件，包括第一程序线和第二程序线。第一程序线的第一部分形成在第一导电层中，并且第一程序线的第二部分形成在第一导电层上方的第二导电层中。第二程序线的第一部分形成在第一导电层中。第二程序线的第二部分形成在第二导电层中。第二程序线的第三部分形成在第二导电层上方的第三导电层中。第一程序线的第一部分和第二部分彼此大小不同，并且第二程序线的第一部分、第二部分和第三部分彼此大小不同。
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公开(公告)号：CN115512729A
公开(公告)日：2022-12-23
申请号：CN202210553594.3
申请日：2022-05-20
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器器件具有存储器阵列，存储器阵列包括用于储存权重数据的存储器部段、耦合到存储器部段并被配置为在存储器部段中保存要更新的新权重数据的权重缓冲器、逻辑电路和耦合到逻辑电路的输出的计算电路。逻辑电路还具有通过位线耦合到存储器部段的第一输入、以及被配置为接收输入数据的第二输入。逻辑电路被配置为在输出处生成中间数据，中间数据与输入数据和通过位线从存储器部段读取的权重数据相对应。计算电路被配置为基于中间数据生成输出数据，输出数据与对输入数据和从至少一个存储器部段读取的权重数据执行的计算相对应。本发明的实施例还公开了一种操作存储器器件的方法。
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Patent Agency Ranking
公开(公告)号：CN113488473A
公开(公告)日：2021-10-08
申请号：CN202110266731.0
申请日：2021-03-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11 , H01L21/8244
Abstract: 公开了一种存储器件。存储器件包括第一程序线和第二程序线。第一程序线的第一部分形成在第一导电层中，并且第一程序线的第二部分形成在第一导电层上方的第二导电层中。第二程序线的第一部分形成在第一导电层中，并且第二程序线的第二部分形成在第二导电层上方的第三导电层中。第一程序线的第二部分或第二程序线的第二部分中的至少一者的宽度不同于第一程序线的第一部分或第二程序线的第一部分中的至少一者的宽度。本文还公开了一种形成存储器件的方法。
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公开(公告)号：CN110610733B
公开(公告)日：2021-08-03
申请号：CN201910517985.8
申请日：2019-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412
Abstract: 可以提供存储器宏系统。存储器宏系统可以包括第一段、第二段、第一WL和第二WL。第一段可以包括多个第一存储单元。第二段可以包括多个第二存储单元。第一段可以定位在第二段上方。第一WL可以对应于第一段，并且第二WL可以对应于第二段。第一WL和第二WL可以被配置为在一个循环中被激活。本发明的实施例还涉及存储装置和形成存储装置的方法。
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公开(公告)号：CN113140244A
公开(公告)日：2021-07-20
申请号：CN202010869890.5
申请日：2020-08-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C11/41 , G11C11/416
Abstract: 静态随机存取存储器(SRAM)器件包括第一存储器阵列，该第一存储器阵列包括多个存储器单元，每个存储器单元包括连接至位线的具有第一阈值电压的第一传输门晶体管。SRAM器件还包括第二存储器阵列，该第二存储器阵列包括多个存储器单元，每个存储器单元包括连接至位线的具有第二阈值电压的第二传输门晶体管。SRAM器件还包括连接至位线的外围输入输出电路。SRAM器件还包括写入电流跟踪单元的列，每个跟踪单元设置在第一存储器阵列和第二存储器阵列的行内，其中第一存储器阵列位于外围输入输出电路和第二存储器阵列之间。本发明的实施例还涉及形成静态随机存取存储器器件的方法。
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公开(公告)号：CN110610733A
公开(公告)日：2019-12-24
申请号：CN201910517985.8
申请日：2019-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412
Abstract: 可以提供存储器宏系统。存储器宏系统可以包括第一段、第二段、第一WL和第二WL。第一段可以包括多个第一存储单元。第二段可以包括多个第二存储单元。第一段可以定位在第二段上方。第一WL可以对应于第一段，并且第二WL可以对应于第二段。第一WL和第二WL可以被配置为在一个循环中被激活。本发明的实施例还涉及存储装置和形成存储装置的方法。
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公开(公告)号：CN118631242A
公开(公告)日：2024-09-10
申请号：CN202410580216.3
申请日：2024-05-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/173 , H03K19/20 , H03K19/0175
Abstract: 公开了一种集成电路器件和操作该集成电路器件的方法。在一个方面，一种器件包括接收第一输入数据的第一位和第二输入数据的多个第二位。处理电路基于第一输入数据的第一位和第二输入数据的多个第二位中的第一位生成输出数据的第一输出位。处理电路基于第一输入数据的第一位、多个第二位中的第一位和第二输入数据的多个第二位中的第二位来生成输出数据的第二输出位。
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