公开(公告)号：CN113470706B

公开(公告)日：2024-01-02

申请号：CN202110609624.3

申请日：2021-06-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 马合木提·斯楠吉尔 ,  董庆 ,  林彦廷 ,  凯雷姆·阿卡尔瓦达尔 ,  卡洛斯·H.·迪亚兹 ,  王奕

IPC: G11C7/06 ,  G11C7/18 ,  G11C8/14 ,  G11C5/14

Abstract: 本发明公开了读取或感测由多级单元存储的多位数据的电路和方法。在该方面，从第一组参考电路中选择第一参考电路，从第二组参考电路中选择第二参考电路。至少部分地基于第一参考电路和第二参考电路，可以确定由多级单元存储的多位数据的一个或多个位。根据所确定的一个或多个位，可以选择来自第一组参考电路的第三参考电路和来自第二组参考电路的第四参考电路。至少部分地基于第三参考电路和第四参考电路，可以确定由多级单元存储的多位数据中的另外一个或多个位。本发明的实施例还涉及存储器件及其操作方法。

公开(公告)号：CN113539845A

公开(公告)日：2021-10-22

申请号：CN202110729511.7

申请日：2021-06-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 凯雷姆·阿卡尔瓦达尔 ,  黄汉森

IPC: H01L21/50 ,  H01L23/50 ,  H01L23/528

Abstract: 一种半导体单片IC包括：在平面图中具有矩形形状的半导体衬底；各自包括电路的多个小芯片，其中，该多个小芯片布置在该半导体衬底上方并通过填充有介电材料的管芯对管芯空间彼此分离；以及多个导电连接图案，它们电连接该多个小芯片，以使得该多个小芯片的该电路的组合用作一个功能电路。该芯片区域具有比用于制造该第一电路和该第二电路的光刻装置的最大曝光区域更大的面积。本发明的实施例还涉及半导体器件及其制造方法。

公开(公告)号：CN113539845B

公开(公告)日：2024-09-17

申请号：CN202110729511.7

申请日：2021-06-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 凯雷姆·阿卡尔瓦达尔 ,  黄汉森

IPC: H01L21/50 ,  H01L23/50 ,  H01L23/528

Abstract: 一种半导体单片IC包括：在平面图中具有矩形形状的半导体衬底；各自包括电路的多个小芯片，其中，该多个小芯片布置在该半导体衬底上方并通过填充有介电材料的管芯对管芯空间彼此分离；以及多个导电连接图案，它们电连接该多个小芯片，以使得该多个小芯片的该电路的组合用作一个功能电路。该芯片区域具有比用于制造该第一电路和该第二电路的光刻装置的最大曝光区域更大的面积。本发明的实施例还涉及半导体器件及其制造方法。

公开(公告)号：CN115841836A

公开(公告)日：2023-03-24

申请号：CN202210863895.6

申请日：2022-07-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 凯雷姆·阿卡尔瓦达尔 ,  黄汉森

IPC: G11C16/06 ,  G11C16/08 ,  G11C16/24

Abstract: 本发明的实施例提供了集成电路器件、存储器阵列以及存储器单元操作方法。集成电路(IC)器件包括第一端子、第二端子、被配置为在第一状态下具有第一电阻水平并且在第二状态下具有第二电阻水平的电阻式存储器器件、以及包括控制端子和电流路径的开关器件。所述电阻式存储器器件和所述电流路径串联耦合在所述第一端子和所述第二端子之间，并且所述开关器件被配置为响应于所述控制端子处的第一电压水平，控制所述电流路径以在第一编程状态下具有第一电导水平并且在第二编程状态下具有第二电导水平。

公开(公告)号：CN113470706A

公开(公告)日：2021-10-01

申请号：CN202110609624.3

申请日：2021-06-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 马合木提·斯楠吉尔 ,  董庆 ,  林彦廷 ,  凯雷姆·阿卡尔瓦达尔 ,  卡洛斯·H.·迪亚兹 ,  王奕

IPC: G11C7/06 ,  G11C7/18 ,  G11C8/14 ,  G11C5/14

Abstract: 本发明公开了读取或感测由多级单元存储的多位数据的电路和方法。在该方面，从第一组参考电路中选择第一参考电路，从第二组参考电路中选择第二参考电路。至少部分地基于第一参考电路和第二参考电路，可以确定由多级单元存储的多位数据的一个或多个位。根据所确定的一个或多个位，可以选择来自第一组参考电路的第三参考电路和来自第二组参考电路的第四参考电路。至少部分地基于第三参考电路和第四参考电路，可以确定由多级单元存储的多位数据中的另外一个或多个位。本发明的实施例还涉及存储器件及其操作方法。

公开(公告)号：CN220773586U

公开(公告)日：2024-04-12

申请号：CN202321668106.X

申请日：2023-06-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 孙晓宇 ,  凯雷姆·阿卡尔瓦达尔

IPC: G06F15/78 ,  G06N3/063

Abstract: 本实用新型实施例公开用于人工智能AI加速器的管线化处理核心。管线化处理核心包含：第一处理核心，其经配置以具有第一类型的数据流；及第二处理核心，其经配置以具有第二类型的数据流。所述第一处理核心包含布置成列及行的处理元件PE的矩阵阵列，所述PE中的每一者经配置以基于输入及权重执行乘法及累加MAC运算。所述第二处理核心经配置以接收来自所述第一处理核心的输出。所述第二处理核心包含经配置以执行MAC运算的一列PE。