公开(公告)号：CN110690177A

公开(公告)日：2020-01-14

申请号：CN201910601851.4

申请日：2019-07-04

Applicant: 三星电子株式会社

Inventor： 朴钟昊 ,  金完敦 ,  金元洪 ,  白贤浚 ,  李炳训 ,  任廷爀 ,  玄尚镇

IPC: H01L21/8234 ,  H01L27/088

Abstract: 一种半导体器件包括：第一晶体管，包括衬底上的第一栅堆叠；以及第二晶体管，包括衬底上的第二栅堆叠，其中第一栅堆叠包括设置在衬底上的第一铁电材料层、设置在第一铁电材料层上的第一功函数层和设置在第一功函数层上的第一上栅电极，其中第二栅堆叠包括设置在衬底上的第二铁电材料层、设置在第二铁电材料层上的第二功函数层和设置在第二功函数层上的第二上栅电极，其中第一功函数层包括与第二功函数层相同的材料，以及其中第一栅堆叠的有效功函数不同于第二栅堆叠的有效功函数。

公开(公告)号：CN106409909A

公开(公告)日：2017-02-15

申请号：CN201610617613.9

申请日：2016-07-29

Applicant: 三星电子株式会社

Inventor： 金元洪 ,  俞东洙 ,  李民主 ,  宋文均 ,  崔戍侦

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/324

CPC classification number: H01L21/823431 ,  H01L21/02057 ,  H01L21/0214 ,  H01L21/0223 ,  H01L21/02238 ,  H01L21/02247 ,  H01L21/02252 ,  H01L21/02255 ,  H01L21/02332 ,  H01L21/28158 ,  H01L21/3003 ,  H01L21/306 ,  H01L21/30604 ,  H01L21/31111 ,  H01L21/3221 ,  H01L21/3247 ,  H01L21/76 ,  H01L21/823462 ,  H01L21/823481 ,  H01L27/0886 ,  H01L29/0649 ,  H01L29/66795 ,  H01L29/7854 ,  H01L29/785

Abstract: 本公开涉及制造集成电路器件的方法。一种集成电路器件可以包括覆盖鳍形有源区的顶表面和彼此对立的侧壁的栅绝缘层、覆盖栅绝缘层的栅电极、以及沿鳍形有源区和栅绝缘层之间的界面设置的氢原子层。一种制造集成电路器件的方法可以包括：形成覆盖初步鳍形有源区的下部的绝缘层；通过在氢气氛中退火初步鳍形有源区的上部形成鳍形有源区，该鳍形有源区具有平滑度增大的外表面；以及形成覆盖鳍形有源区的外表面的氢原子层。栅绝缘层和栅电极可以被形成为覆盖鳍形有源区的顶表面和彼此对立的侧壁。

公开(公告)号：CN101071769A

公开(公告)日：2007-11-14

申请号：CN200710102284.5

申请日：2007-05-09

Applicant: 三星电子株式会社

Inventor： 金柱然 ,  元皙俊 ,  金洛焕 ,  宋珉宇 ,  金元洪 ,  朴廷珉

IPC: H01L21/283 ,  H01L21/3205 ,  H01L21/768

CPC classification number: H01L21/32051 ,  H01L28/75

Abstract: 形成半导体器件的方法可包括利用金属有机化学气相沉积(MOCVD)工艺在基底上形成第一导电金属化合物层和/或利用物理气相沉积(PVD)工艺在第一导电金属化合物层上形成第二导电金属化合物层。可形成第一导电金属化合物层和第二导电金属化合物层来减少或防止第一导电金属化合物层暴露于氧原子中，因此降低了第一导电金属化合物层的退化。

公开(公告)号：CN111952276B

公开(公告)日：2025-02-28

申请号：CN202010086446.6

申请日：2020-02-11

Applicant: 三星电子株式会社

Inventor： 佐佐木雄一朗 ,  林圣根 ,  姜泌圭 ,  金元洪 ,  吴承河 ,  河龙湖 ,  玄尚镇

IPC: H01L23/498 ,  H01L23/538 ,  H10D62/10 ,  H10D84/83

Abstract: 本公开提供了一种半导体器件，所述半导体器件包括：具有第一表面和与所述第一表面相反的第二表面的半导体层；在第一表面上的有源图案，所述有源图案包括源极/漏极区域；电连接到所述源极/漏极区域的电力轨；以及在所述第二表面上的电力输送网络，所述电力输送网络电连接到所述电力轨。所述半导体层包括蚀刻停止掺杂剂，并且所述蚀刻停止掺杂剂在所述第二表面处具有最大浓度。

公开(公告)号：CN118507486A

公开(公告)日：2024-08-16

申请号：CN202410173624.7

申请日：2024-02-07

Applicant: 三星电子株式会社

Inventor： 朱贞慜 ,  尹灿植 ,  吉奎炫 ,  韩正勋 ,  金元洪

IPC: H01L27/088 ,  H01L23/48 ,  H01L29/45 ,  H01L21/8234 ,  H10B12/00

Abstract: 集成电路器件包括在衬底上的栅极堆叠、在栅极堆叠的第一侧壁和第二侧壁上的间隔物、在栅极堆叠的第一侧和第二侧在衬底的上部部分中的源极/漏极区、在源极/漏极区上的覆盖半导体层、在覆盖半导体层上并围绕栅极堆叠的侧壁的层间绝缘膜、以及在穿透层间绝缘膜和覆盖半导体层的接触孔中的接触，接触具有接触覆盖半导体层和源极/漏极区的底部部分。

公开(公告)号：CN111968969A

公开(公告)日：2020-11-20

申请号：CN202010176255.9

申请日：2020-03-13

Applicant: 三星电子株式会社

Inventor： 金元洪 ,  姜泌圭 ,  佐佐木雄一朗 ,  林圣根 ,  河龙湖 ,  玄尚镇 ,  金国桓 ,  吴承河

IPC: H01L27/02 ,  H01L27/088 ,  H01L23/48 ,  H01L23/535 ,  H01L21/762

Abstract: 提供了一种集成电路器件及其制造方法。所述集成电路器件包括：嵌入绝缘层；半导体层，位于所述嵌入绝缘层上，所述半导体层具有主表面和从所述主表面突出以在第一水平方向上延伸且彼此平行的多个鳍型有源区；分隔绝缘层，将所述半导体层分隔成在与所述第一水平方向相交的第二水平方向上彼此相邻的至少两个元件区域；位于所述多个鳍型有源区上的源极/漏极区；第一导电插塞，位于所述源极/漏极区上并电连接到所述源极/漏极区；掩埋轨道，穿过所述分隔绝缘层和所述半导体层同时电连接到所述第一导电插塞；以及电力输送结构，布置在所述嵌入绝缘层中，所述电力输送结构与所述掩埋轨道接触并电连接到所述掩埋轨道。

公开(公告)号：CN106486353B

公开(公告)日：2020-02-14

申请号：CN201610720818.X

申请日：2016-08-24

Applicant: 三星电子株式会社

Inventor： 俞东洙 ,  金元洪 ,  宋文均 ,  李民主 ,  崔戍侦

IPC: H01L21/28 ,  H01L21/02

Abstract: 本公开涉及形成半导体器件的方法。一种形成半导体器件的方法，包括：在有源图案上形成牺牲栅图案；在牺牲栅图案的彼此对立的侧壁上形成间隔物；在有源图案和间隔物上形成层间绝缘层；去除牺牲栅图案以形成暴露有源图案的区域的栅沟槽；在有源图案的由栅沟槽暴露的区域上形成栅电介质层；在小于1atm的压强执行第一热处理以去除层间绝缘层中的杂质；在比第一热处理的温度高的温度对栅电介质层执行第二热处理；以及在栅沟槽中形成栅电极。

公开(公告)号：CN102130125B

公开(公告)日：2015-10-21

申请号：CN201010623026.3

申请日：2010-12-31

Applicant: 三星电子株式会社

Inventor： 林夏珍 ,  金明宣 ,  郑会晟 ,  都晋昈 ,  金元洪 ,  宋文均 ,  朱大权

IPC: H01L27/092 ,  H01L29/78 ,  H01L29/06 ,  H01L29/04 ,  H01L21/336 ,  H01L21/8238

CPC classification number: H01L21/823807 ,  H01L29/1037 ,  H01L29/1054 ,  H01L29/66651 ,  H01L29/78

Abstract: 本发明提供了一种半导体装置，所述半导体装置包括：装置隔离层，布置在半导体基底的预定区域上，以限定有源区，所述有源区包括(100)晶面的中央顶表面和从所述中央顶表面延伸到所述装置隔离层的倾斜边缘表面；半导体图案，覆盖所述有源区的所述中央顶表面和所述倾斜边缘表面，所述半导体图案包括(100)晶面的与所述有源区的所述中央顶表面平行的平坦顶表面和与所述平坦顶表面基本上和/或完全地垂直的侧壁；栅极图案，与所述半导体图案叠置。

公开(公告)号：CN100388488C

公开(公告)日：2008-05-14

申请号：CN200510092232.5

申请日：2005-07-06

Applicant: 三星电子株式会社

Inventor： 郑镛国 ,  元皙俊 ,  权大振 ,  宋珉宇 ,  金元洪

IPC: H01L27/00 ,  H01L29/92 ,  H01L21/82 ,  H01L21/02 ,  H01L21/00

CPC classification number: H01L28/65 ,  H01L21/31641 ,  H01L21/31645 ,  H01L21/31691 ,  H01L27/0805 ,  H01L28/56

Abstract: 在具有混合电介质层的半导体集成电路器件及其制造方法中，混合电介质层包含按顺序堆迭的下电介质层、中间电介质层和上电介质层。下电介质层包含铪(Hf)或锆(Zr)。上电介质层也包含Hf或Zr。中间电介质层由具有比下电介质层的低的依赖于电压的电容变化的材料层形成。

公开(公告)号：CN115799257A

公开(公告)日：2023-03-14

申请号：CN202210920453.0

申请日：2022-08-02

Applicant: 三星电子株式会社

Inventor： 崔雅朗 ,  尹灿植 ,  韩正勳 ,  吉奎炫 ,  金元洪 ,  白头山

IPC: H01L27/092 ,  H01L21/8238 ,  H10B12/00

Abstract: 发明构思涉及一种半导体存储器装置。所述半导体存储器装置包括：基底，包括NMOS区域和PMOS区域；第一栅极图案，设置在基底的NMOS区域上；以及第二栅极图案，设置在基底的PMOS区域上。第一栅极图案包括顺序地堆叠在基底上的第一高k层、扩散减轻图案、N型逸出功图案和第一栅电极，第二栅极图案包括顺序地堆叠在基底上的第二高k层和第二栅电极，扩散减轻图案与第一高k层接触，第一栅电极的堆叠结构与第二栅电极的堆叠结构相同，并且第二栅极图案不包括N型逸出功图案。