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公开(公告)号：CN107403635A
公开(公告)日：2017-11-28
申请号：CN201710182966.5
申请日：2017-03-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供一种存储器宏及其操作方法。其中，存储器宏包含第一存储器单元阵列、第一跟踪电路及第一预充电电路。所述第一跟踪电路包含：第一组存储器单元，其响应于第一组控制信号而配置为第一组负载单元；第二组存储器单元，其响应于第二组控制信号而配置为第一组下拉单元；及第一跟踪位线，其耦合到所述第一组存储器单元及所述第二组存储器单元。所述第一组下拉单元及所述第一组负载单元经配置以跟踪所述第一存储器单元阵列的存储器单元。所述第一预充电电路耦合到所述第一跟踪位线，且经配置以响应于第三组控制信号而将所述第一跟踪位线充电到预充电电压电平。
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公开(公告)号：CN107017873A
公开(公告)日：2017-08-04
申请号：CN201611187515.2
申请日：2016-12-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0175 , G11C11/419
CPC classification number: G11C7/02 , G11C8/16 , G11C11/412 , G11C11/418 , G11C11/419 , H01L27/1104 , H03K19/017509
Abstract: 根据本发明的一些实施例，提供了一种电路结构。电路结构包括第一晶体管、第二晶体管、存储节点和字线。两个晶体管中的每一个均包括栅极、源极和漏极。存储节点连接至第一晶体管的栅极。字线连接至第二晶体管的栅极。第一晶体管和所述第二晶体管串联连接。第一和第二阈值电压分别与第一和第二晶体管相关联，并且第一阈值电压低于第二阈值电压。
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公开(公告)号：CN106024051A
公开(公告)日：2016-10-12
申请号：CN201510731978.X
申请日：2015-11-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C8/08
CPC classification number: G11C8/08 , G11C11/418
Abstract: 本发明公开了一种包括存储器单元、字线、选择单元和自升压驱动器的电子器件。将存储器单元配置为存储数据。字线连接至存储器单元。选择单元设置在字线的第一端处，并且被配置为传输选择信号，以根据读命令和写命令中的一个来激活字线。自升压驱动器设置在字线的第二端处，并且被配置为根据字线的电压电平和控制信号来对字线的电压电平进行上拉。本发明还提供了一种驱动该电子器件的方法。
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公开(公告)号：CN103310835B
公开(公告)日：2016-01-20
申请号：CN201310014727.0
申请日：2013-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C5/02
CPC classification number: G11C11/41 , G11C11/412
Abstract: 本发明公开的一种存储单元包括：第一、第二和第三列器件。第一列器件包括第一下拉晶体管、第二下拉晶体管、第一开关以及第二开关。第二列器件包括第三下拉晶体管、第四下拉晶体管、第三开关，以及第四开关。第三列器件包括第一上拉晶体管以及第二上拉晶体管。第一上拉晶体管、第一下拉晶体管以及第三下拉晶体管被连接成为第一反相器，以及第二上拉晶体管、第二下拉晶体管以及第四下拉晶体管被连接成为第二反相器。第一反相器和第二反相器交叉连接。第一开关、第二开关、第三开关以及第四开关与第一及第二反相器的输出端连接。本发明还公开了存储阵列。
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公开(公告)号：CN102637689B
公开(公告)日：2014-09-10
申请号：CN201210030368.3
申请日：2012-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11
CPC classification number: G11C5/06 , G11C5/147 , G11C5/148 , G11C11/417
Abstract: 本发明公开了一种存储器边缘单元，并且，具体地涉及一种电路，该电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管。该PMOS晶体管和NMOS晶体管被配置用于提供具有第一参考电压的第一参考电压节点和具有第二参考电压的第二参考电压节点。该第一参考电压和第二参考电压分别作为存储器单元的第一参考电压和第二参考电压。
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Patent Agency Ranking
公开(公告)号：CN102737975A
公开(公告)日：2012-10-17
申请号：CN201110310542.5
申请日：2011-10-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/768
CPC classification number: H01L21/32139 , H01L21/76816
Abstract: 一种形成集成电路的方法包括：在栅电极线的上方形成掩模层，其中，栅电极线位于半导体衬底的阱区域的上方；在掩模层中形成开口，其中，通过开口暴露栅电极线的部分和阱区域的阱拾取区域；以及通过开口去除栅电极线的这部分。本发明还公开了一种与有源区重叠的POLY切口的布局。
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公开(公告)号：CN102682836A
公开(公告)日：2012-09-19
申请号：CN201110399964.4
申请日：2011-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C29/18
CPC classification number: G11C29/846
Abstract: 本发明提供用于解决垂直双位故障的行冗余的方案，具体地，公开了一种电路，包括被配置为存储第一行地址的故障地址寄存器，连接到故障地址寄存器的行地址修改器，其中，行地址修改器被配置为修改从故障地址寄存器接收到的第一行地址，从而生成第二行地址。第一比较器被配置为接收和比较第一行地址和第三行地址。第二比较器被配置为接收和比较第二行地址和第三行地址。第一行地址和第二行地址是存储器中的故障行地址。
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公开(公告)号：CN101425332B
公开(公告)日：2012-09-19
申请号：CN200810174226.8
申请日：2008-10-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/41 , G11C11/413
CPC classification number: G11C11/412 , H01L27/1104
Abstract: 本发明提出一种具有增强的读/写操作的SRAM器件，该SRAM器件包括：第一存储单元组，该第一存储单元组与第一局部位线和第一局部互补位线相连以对其中的数据节点进行存取；第二存储单元组，该第二存储单元组与第二局部位线和第二局部互补位线相连以对其中的数据节点进行存取；和全局位线和全局互补位线，该全局位线和全局互补位线与所述第一和第二局部位线相连以对所述第一和第二存储单元组中的数据节点进行存取，其中，在所述SRAM器件的同一金属化层构建所述第一局部位线，所述第一局部互补位线，所述第二局部位线，所述第二局部互补位线，所述全局位线和所述全局互补位线。
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公开(公告)号：CN101572122B
公开(公告)日：2012-07-04
申请号：CN200910133932.2
申请日：2009-04-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/41 , G11C11/413
CPC classification number: G11C5/063 , G11C11/419
Abstract: 本发明公开了一种静态随机存取存储器(SRAM)单元阵列结构，其包括耦合到SRAM单元一列的第一和第二位线，第一和第二位线基本彼此平行并且通过第一金属层形成，以及置于第一和第二位线之间的第一导线，其跨越SRAM单元的列并且不和所述列电连接，第一导线也通过第一金属层形成。
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公开(公告)号：CN102376703A
公开(公告)日：2012-03-14
申请号：CN201010585297.4
申请日：2010-12-03
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L21/28008 , H01L21/28123 , H01L21/823425 , H01L21/823481 , H01L27/0207 , H01L29/66628 , H01L29/7848
Abstract: 本发明提供一种字符线(WL)驱动器、集成电路及形成集成电路边缘组件的方法。字符线驱动器包含位于半导体基材之上的主动区，其中主动区具有沿着第一方向延伸的长度。多个指形成于主动区的上表面之上。每个指具有沿着第二方向延伸的长度，并与主动区的一部分形成金属氧化物半导体(MOS)晶体管。第一虚设结构设置在上述多个指之中外边的一者与半导体基材的一边缘之间。第一虚设结构包含至少部分地设置在上述主动区的一部分之上的一部分。
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