公开(公告)号：CN103839577B

公开(公告)日：2017-05-24

申请号：CN201310757164.4

申请日：2013-11-26

申请人： 英飞凌科技股份有限公司

发明人： T·屈内蒙德

IPC分类号： G11C11/40

CPC分类号： G11C11/41 ,  G11C7/1006 ,  G11C7/1009 ,  H03K3/0372

摘要： 本发明涉及存储电路。根据实施例描述一种存储电路，其具有用于提供待存储的值的输入级、用于存储待存储的值的存储级、用于输出由存储电路存储的值的输出级以及控制电路，其中该控制电路被设立用于从该输出级接收表明该输出级的加载状态的信号，并且如果该输出级的加载状态与预先给定的预加载状态相同，则向该存储级输出激活信号，并且其中该存储级被设立用于响应于该激活信号而存储由该输入级提供的待存储的值。

公开(公告)号：CN105957551A

公开(公告)日：2016-09-21

申请号：CN201610254847.1

申请日：2013-04-26

申请人： 联发科技股份有限公司

发明人： 林书玄 ,  王嘉维

IPC分类号： G11C11/417 ,  G11C29/02

CPC分类号： G11C11/418 ,  G11C7/12 ,  G11C11/41 ,  G11C11/417 ,  G11C29/021 ,  G11C29/028

摘要： 本发明提供一种存储装置及控制方法，所述存储装置包括信号线、存储单元阵列、及第一与第二电压调整电路。存储单元阵列划分为第一与第二区域，且包括在第一区域中的多个第一存储单元及在第二区域中的多个第二存储单元。第一与第二存储单元耦接信号线，且每一存储单元具有参考节点。第一电压调整电路用来调整第一存储单元的参考节点上的电压。第二电压调整电路用来调整第二存储单元的参考节点上的电压。第一存储单元的参考节点通过第一电压调整电路耦接地，且第二存储单元的参考节点通过第二电压调整电路耦接地。本发明提供的存储装置具有高密度的存储单元以及具有较低的功率消耗。

公开(公告)号：CN105719686A

公开(公告)日：2016-06-29

申请号：CN201510940599.1

申请日：2015-12-16

申请人： 瑞萨电子株式会社

发明人： 蒲原史朗 ,  山县保司 ,  长谷川拓实 ,  杉井信之

IPC分类号： G11C11/41 ,  G11C11/413

CPC分类号： G11C11/417 ,  G04G21/025 ,  G11C5/146 ,  G11C5/148 ,  H01L27/092 ,  H01L27/1104 ,  H01L27/1116 ,  H01L27/1203 ,  H01L27/1207 ,  H04B1/385 ,  G11C11/41 ,  G11C11/413

摘要： 本发明涉及半导体集成电路装置以及可穿戴装置，能够提供能够在实现低功耗化的同时稳定地动作的半导体装置。半导体装置具备：CPU(26)；系统控制器(24)，指定CPU(26)的动作速度；SRAM(30)，具有P型SOTB晶体管(SP1、SP2)和N型SOTB晶体管(SN1～SN4)，与CPU(26)连接；以及基板偏置电路(23)，与系统控制器(24)连接，能够对P型SOTB晶体管(SP1、SP2)以及N型SOTB晶体管(SN1～SN4)供给基板偏置电压(Vsp、Vsn)。此处，在系统控制器(24)指定使CPU(26)以低速进行动作的低速模式时，基板偏置电路(23)将基板偏置电压(Vsp、Vsn)供给到P型SOTB晶体管(SP1、SP2)以及N型SOTB晶体管(SN1～SN4)。

公开(公告)号：CN103383859B

公开(公告)日：2016-05-18

申请号：CN201210337314.1

申请日：2012-09-12

申请人： 台湾积体电路制造股份有限公司

发明人： 张琮永 ,  李坤锡 ,  郑基廷

IPC分类号： G11C11/413

CPC分类号： G11C11/419 ,  G11C11/41 ,  G11C29/028 ,  G11C29/56 ,  G11C2029/5002 ,  H01L21/78

摘要： 本发明涉及具有灵活读/写辅助的存储单元及其使用方法，其中，一种半导体器件包括至少一个存储单元管芯。至少一个存储单元管芯包括数据存储单元。至少一个存储单元管芯包括电连接至数据存储单元的至少一个读辅助使能单元。至少一个读辅助使能单元被配置为降低字线的电压。存储单元管芯还包括电连接至数据存储单元的至少一个写辅助使能单元。至少一个写辅助使能单元被配置为向位线或位线条中的至少一个提供负电压。

公开(公告)号：CN103337259B

公开(公告)日：2016-01-06

申请号：CN201310317737.1

申请日：2013-07-25

申请人： 上海华力微电子有限公司

发明人： 蔡恩静 ,  李强 ,  魏文

IPC分类号： G11C29/08

CPC分类号： G11C29/50008 ,  G11C11/41 ,  G11C11/417 ,  G11C2029/5002 ,  G11C2029/5004 ,  G11C2029/5006

摘要： 一种SRAM存储单元失配晶体管检测方法，包括如下步骤：a)、使能第二字线WLB，禁能第一字线WLA；b)、判断数字信息为0或1，若为0，则选择执行步骤c1)，若为1，则选择执行步骤c2)；c1)、在第一量测端()量测第一N型晶体管(PD1)电压电流曲线，在第二量测端(BLM)量测第二P型晶体管(PU2)电压电流曲线；c2)、在第一量测端()量测第一P型晶体管(PU1)电压电流曲线，在第二量测端(BLM)量测第二N型晶体管(PD2)电压电流曲线；d)、根据步骤c1)或步骤c2)得到的电压电流曲线确定失配晶体管。其可快速、方便地确定SRAM存储单元中引起失配的晶体管。

公开(公告)号：CN102403042B

公开(公告)日：2015-11-25

申请号：CN201110334294.8

申请日：2011-09-07

申请人： 英飞凌科技股份有限公司

发明人： J·奥尼斯 ,  W·坎普 ,  S·克帕

IPC分类号： G11C29/08 ,  G11C19/00

CPC分类号： G11C29/10 ,  G11C7/10 ,  G11C11/41 ,  G11C19/28 ,  G11C29/022 ,  G11C29/32

摘要： 本发明涉及基于锁存器的存储器设备。一种基于锁存器的存储器设备包括多个锁存器以及一种测试该基于锁存器的存储器设备的方法，其包括将锁存器彼此串行连接以便形成移位寄存器链。比特序列被输入至该移位寄存器链以通过该移位寄存器链移位该比特序列。比特序列通过该移位寄存器链被输出和移位，并且该输入比特序列与该输出序列相比较，以在第一测试阶段评估锁存器的功能性和在第二测试阶段通过使用例如传统扫描测试方法来测试该基于锁存器的存储器设备的其余结构。

公开(公告)号：CN102087882B

公开(公告)日：2014-08-20

申请号：CN201010143447.6

申请日：2010-03-17

申请人： LSI公司

发明人： M·F·唐纳 ,  J·S·布朗

IPC分类号： G11C29/42

CPC分类号： G11C11/4125 ,  G11C5/147 ,  G11C11/41 ,  G11C29/52 ,  G11C2029/0409 ,  G11C2029/5002

摘要： 本发明涉及闭环软错误率灵敏度控制。公开了一种用于控制由对电子电路的辐射冲击导致的软错误率(SER)的闭环反馈系统。灵敏度可变的软错误率检测器提供对应于软错误率的输出。该输出被提供到电压控制装置。该电压控制装置的输出反馈到传感器的灵敏度控制装置—由此形成反馈环。电压控制装置的输出可以是软错误率传感器的电源。软错误率传感器的输出还可以被用于启动和停用容错方案或警告用户。

公开(公告)号：CN103426469A

公开(公告)日：2013-12-04

申请号：CN201310149249.4

申请日：2013-04-26

申请人： 联发科技股份有限公司

发明人： 林书玄 ,  王嘉维

IPC分类号： G11C11/413

CPC分类号： G11C11/418 ,  G11C7/12 ,  G11C11/41 ,  G11C11/417 ,  G11C29/021 ,  G11C29/028

摘要： 本发明是滤波器。提供一种存储装置及控制方法，所述存储装置包括信号线、存储单元阵列、及第一与第二电压调整电路。存储单元阵列划分为第一与第二区域，且包括在第一区域中的多个第一存储单元及在第二区域中的多个第二存储单元。第一与第二存储单元耦接信号线，且每一存储单元具有参考节点。第一电压调整电路用来调整第一存储单元的参考节点上的电压。第二电压调整电路用来调整第二存储单元的参考节点上的电压。第一存储单元的参考节点通过第一电压调整电路耦接地，且第二存储单元的参考节点通过第二电压调整电路耦接地。本发明提供的存储装置具有高密度的存储单元以及具有较低的功率消耗。

公开(公告)号：CN103310835A

公开(公告)日：2013-09-18

申请号：CN201310014727.0

申请日：2013-01-15

申请人： 台湾积体电路制造股份有限公司

发明人： 林子贵 ,  廖宏仁 ,  廖忠志 ,  陈炎辉

IPC分类号： G11C11/413 ,  G11C5/02

CPC分类号： G11C11/41 ,  G11C11/412

摘要： 本发明公开的一种存储单元包括：第一、第二和第三列器件。第一列器件包括第一下拉晶体管、第二下拉晶体管、第一开关以及第二开关。第二列器件包括第三下拉晶体管、第四下拉晶体管、第三开关，以及第四开关。第三列器件包括第一上拉晶体管以及第二上拉晶体管。第一上拉晶体管、第一下拉晶体管以及第三下拉晶体管被连接成为第一反相器，以及第二上拉晶体管、第二下拉晶体管以及第四下拉晶体管被连接成为第二反相器。第一反相器和第二反相器交叉连接。第一开关、第二开关、第三开关以及第四开关与第一及第二反相器的输出端连接。本发明还公开了存储阵列。

公开(公告)号：CN101743598B

公开(公告)日：2013-07-24

申请号：CN200880024536.X

申请日：2008-05-28

申请人： 飞思卡尔半导体公司

发明人： Q·A·奎莱施 ,  S·达瓦尔 ,  托马斯·朱

IPC分类号： G11C16/06

CPC分类号： G11C5/147 ,  G11C11/41 ,  G11C29/02 ,  G11C29/021 ,  G11C29/028

摘要： 在操作集成电路(10)上的存储器(14)的过程中动态调节该存储器的电源电压。该存储器的操作包括以电源电压(VDD1)向该存储器供电。在操作该存储器的同时向该集成电路的测试存储器(16)供电。该测试存储器和该存储器每一均包括第一比特单元配置类型的比特单元。在操作该存储器时，基于对该测试存储器的测试，调节(30)电源电压的电压电平。通过外部变化调节该电压电平以采用保证该存储器操作不会失败而且准确地使该电源电压最小化的值。该系统和方法可通过任何类型的存储器实现。该存储器(14)和测试存储器(16)可在物理上被实现为分立的或者散置在该集成电路上。