公开(公告)号：CN109065093A

公开(公告)日：2018-12-21

申请号：CN201810942306.7

申请日：2018-08-17

申请人： 豪威科技(上海)有限公司

发明人： 陈朝杰 ,  袁志坚

IPC分类号： G11C29/10 ,  G11C29/42

CPC分类号： G11C29/10 ,  G11C29/42

摘要： 本发明提供了一种片上存储器测试电路及方法，内嵌自测试电路由EDA工具对RTL代码内的片上存储器插入形成，并产生测试向量；TAP控制器由所述内嵌自测试电路形成时对应生成，在量产时，外部测试设备通过JTAG接口与所述TAP控制器通信；EDA工具设定硬件总线宽度，利用第一脚本将测试向量转换为第一测试指令，将第一测试指令封装，进行编码并转换为以字节为单位的二进制指令流，二进制指令流产生对应的ECC校验码，并将二进制指令流存入片外Flash中；测试指令转换电路从片外Flash中取回二进制指令流，并解析二进制指令流，并将二进制指令流通过中央处理器接口传递给TAP控制器；TAP控制器接收到二进制指令流后，配置内嵌自测试电路开启测试功能。

公开(公告)号：CN104376877B

公开(公告)日：2018-05-22

申请号：CN201410371682.7

申请日：2014-07-31

申请人： 英飞凌科技股份有限公司

发明人： M.格泽尔 ,  S.霍斯普 ,  G.尼斯 ,  K.奥伯伦德尔

IPC分类号： G11C29/44

CPC分类号： G11C29/10 ,  G06F11/1048 ,  G06F11/263 ,  G11C29/42 ,  G11C2029/0411

摘要： 对存储器中的永久错误进行错误识别的电路装置和方法。提供用于识别存储器错误的电路装置。该电路装置包括存储器和错误识别电路。该电路装置被构造用于将错误识别代码的码字或者在比特子集中倒置的码字存储在存储器中的存储器位置处并且从存储器中的该存储器位置读出数据字。错误识别电路被构造用于针对施加的控制信号采取第一值的情况，当数据字不是错误识别代码的码字时显示存储器错误。此外该错误识别电路被构造用于针对施加的控制信号采取不同于第一值的第二值并且在所述存储器位置处已写入所述在比特子集中倒置的码字的情况，借助从存储器中读出的数据字确定当所述在比特子集中倒置的码字不是错误识别代码的码字时是否存在存储器错误。

公开(公告)号：CN107918571A

公开(公告)日：2018-04-17

申请号：CN201610879580.5

申请日：2016-10-08

申请人： 上海宝存信息科技有限公司

发明人： 周溱

IPC分类号： G06F11/22

CPC分类号： G11C29/10 ,  G06F11/1068 ,  G11C29/36 ,  G11C29/42 ,  G11C29/52 ,  G11C2029/0405 ,  H03M13/2906 ,  G06F11/2221

摘要： 本发明的实施例提出一种测试储存单元的方法，包含以下步骤。透过第一存取接口从主装置接收到测试写入命令后，处理单元驱动第二存取接口从测试写入器读取第一测试模板数据并写入至储存单元中的物理区块地址。处理单元驱动第二存取接口从物理区块地址读取第二测试模板数据并输出至测试读取器，从测试读取器接收测试结果，以及根据测试结果产生测试消息并回复给主装置。

公开(公告)号：CN104078082B

公开(公告)日：2017-11-14

申请号：CN201310108760.X

申请日：2013-03-29

申请人： 芯成半导体(上海)有限公司

发明人： 童明照

IPC分类号： G11C29/56

CPC分类号： G11C29/10 ,  G11C29/36 ,  G11C2029/0405

摘要： 本申请涉及一种用于测试存储器件的电路和方法。存储器件具有可由多个地址线寻址并且可由多个数据线输入/输出数据的多个存储块。该电路包括：测试型态生成器，其耦接到多个地址线中的第一部分以接收测试数据，测试型态生成器用于存储测试数据，并基于测试数据生成写测试向量和读测试向量，其中写测试向量关联于读测试向量；多路选择器，其耦接到测试型态生成器，多路选择器用于可选择地将写测试向量传送到多个存储块中的一个受测存储块，以使得写测试向量能够被写入受测存储块；以及比较器，其耦接到测试型态生成器以及受测存储块，比较器用于比较读测试向量与由受测存储块生成且关联于写测试向量的读出信号，并生成指示比较结果的标识。

公开(公告)号：CN106875976A

公开(公告)日：2017-06-20

申请号：CN201610437200.2

申请日：2016-06-17

申请人： 爱思开海力士有限公司

发明人： 李相昊 ,  金京兑 ,  朴宰范

IPC分类号： G11C29/10 ,  G11C29/14 ,  G11C29/18

CPC分类号： G11C29/36 ,  G11C29/08 ,  G11C29/14 ,  G11C29/38 ,  G11C29/44 ,  G11C29/46 ,  G11C29/50004 ,  G11C29/54 ,  G11C29/10 ,  G11C29/18

摘要： 一种测试模式设置电路可以包括：第一测试模式信号发生单元，其通过第一电源电压来操作，第一测试模式信号发生单元适用于在模式设置完成的状态下在第一电压电平处激活第一测试模式信号，所述第一测试模式信号在多个第一测试模式信号之中与测试码相对应；以及第二测试模式信号发生单元，其通过第二电源电压来操作，第二测试模式信号发生单元适用于将第一测试模式信号锁存在第二电压电平处，以及当第一电源电压被重置时将锁存的第一测试模式信号产生为第二测试模式信号。

公开(公告)号：CN106128509A

公开(公告)日：2016-11-16

申请号：CN201610436601.6

申请日：2016-06-17

申请人： 凌美芯(北京)科技有限责任公司

发明人： 蒋力 ,  李天健 ,  梁晓峣

IPC分类号： G11C29/10 ,  G11C29/44 ,  G11C29/56

CPC分类号： G11C29/10 ,  G11C29/44 ,  G11C29/56 ,  G11C2029/4402

摘要： 本发明是一种碳纳米晶体管存储器的测试方法，包括步骤：1）使用跳跃测试算法对碳纳米晶体管存储器进行测试，快速定位错误段的位置，得到存储器的错误分布信息；2）对得出的错误信息，通过冗余分析结构进行冗余分析，得出可修复的芯片和不可修复的芯片；3）对可修复的芯片，对未测试的位置进行行进式测试算法检测所有存储单元，得到准确错误信息；本发明在早期就通过本发明提出的测试方法筛选出那些具有严重级联故障的CNFET‑SRAM芯片，节省后续的行进式测试成本；有效减少被测存储单元的数目，测试方法简单利于实现，配合冗余资源分析部件，可以快速的判定芯片是否可以被修复，提高检测速度，减少不必要的后续开销。

公开(公告)号：CN106098104A

公开(公告)日：2016-11-09

申请号：CN201610401905.9

申请日：2016-06-11

申请人： 复旦大学

发明人： 李圣华 ,  来金梅 ,  王健

IPC分类号： G11C29/56 ,  G11C29/10 ,  G11C29/26

CPC分类号： G11C29/56004 ,  G11C29/10 ,  G11C29/26

摘要： 本发明属于集成电路技术领域，具体为基于片内部分重配置的FPGA芯片内嵌BRAM核的测试系统及方法。本发明的测试系统包括：TPG模块、ORA模块、PR_BRAM模块、BUF模块、片内重配置控制模块和位流存储模块。本发明利用FPGA的部分重配置功能，用片内配置接口完成内部自动部分重配置，来实现对内嵌BRAM核的测试；首先，改进测试算法，提高故障覆盖率，在已有方法的基础上提高了对写破坏故障、读破坏故障、干扰耦合故障、写破坏耦合故障、读破坏耦合故障以及BRAM初始化功能故障的覆盖；其次，利用FPGA的片内配置接口实现测试算法的片内自动部分重配置，降低测试配置数，从而降低测试时间。

公开(公告)号：CN105869679A

公开(公告)日：2016-08-17

申请号：CN201610183678.7

申请日：2016-03-28

申请人： 北京空间飞行器总体设计部

发明人： 于登云 ,  贾晓宇 ,  蔡震波 ,  张庆祥 ,  李衍存 ,  王颖 ,  秦珊珊 ,  郑玉展

IPC分类号： G11C29/10 ,  G11C29/56

CPC分类号： G11C29/10 ,  G11C29/56

摘要： 本发明涉及一种SRAM型FPGA单粒子软错误与电路失效率关系快速测定方法，步骤如下：(1)选定初始向配置区注入的翻转位数N；(2)随机选择FPGA配置区N位进行故障注入，运行FPGA，记录FPGA输出是否出现错误；(3)重复第(2)k次，直到失效率在30％到70％；(4)根据实际条件，按照最终选定的N，进行尽量多次的故障注入，获得较好的统计性，推荐注入以N位随机翻转的故障注入试验次数不的小于30次；(5)最终得到注入N位随机故障后电路失效率为λN，然后用1?(1?λN)M/N估计电路的失效率上限，得到电路设计的SEU数目M?电路失效率λM评估结果。采用本发明的方法通过次数很少的故障注入，即可对FPGA电路设计抗SEU性能作出有效评价，大大减少了实验的次数和评估的周期。

公开(公告)号：CN105845176A

公开(公告)日：2016-08-10

申请号：CN201610063968.8

申请日：2016-01-29

申请人： 精工半导体有限公司

发明人： 后藤智次

IPC分类号： G11C16/08 ,  G11C16/10

CPC分类号： G11C8/18 ,  G11C8/10 ,  G11C16/08 ,  G11C16/3427 ,  G11C29/10 ,  G11C29/20 ,  G11C29/36 ,  G11C2029/1802 ,  G11C16/10

摘要： 本发明题为半导体存储装置及数据写入方法。提供一种半导体存储装置，以在行方向邻接的数据字间使位的排列顺序反转配置的存储器阵列中，通过不需要电路面积大的数据保持电路和电压转换电路的简易电路结构的变更，能够与存储器容量的大小无关地用3次的写入来写入干扰调查用的棋盘形图案。采用这样的结构，即，利用来自控制电路的控制信号，行解码器和列解码器除了存储器阵列的单一地址选择模式之外，能够分别将动作切换至全选择模式和按奇偶选择模式。

公开(公告)号：CN103187102B

公开(公告)日：2016-05-04

申请号：CN201210530440.9

申请日：2012-12-10

申请人： 株式会社索思未来

发明人： 森郁 ,  柳下良昌 ,  青木一

IPC分类号： G11C29/12

CPC分类号： G11C29/00 ,  G11C16/00 ,  G11C16/16 ,  G11C16/3445 ,  G11C29/021 ,  G11C29/028 ,  G11C29/10

摘要： 公开了半导体存储器测试方法和半导体存储器。通过将擦除脉冲施加到存储单元阵列中包括的并且被分成多个组的存储单元系列来执行第一擦除测试，直到出现被做出擦除完成的确定的组为止。基于在检测到首先被做出擦除完成的确定的组时的擦除脉冲数目来对包括所述存储单元系列在内的存储单元的其他系列执行第二擦除测试。