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公开(公告)号：CN109036491A
公开(公告)日：2018-12-18
申请号：CN201810579766.8
申请日：2018-06-07
申请人： 台湾积体电路制造股份有限公司
CPC分类号： G11C29/024 , G11C8/10 , G11C11/40 , G11C29/18 , G11C11/34 , G11C29/00 , G11C2029/1802
摘要： 一种检测半导体器件的地址解码错误的方法包括：利用半导体器件的地址解码器对原始地址进行解码以形成相应的解码地址；利用半导体器件的编码器对解码地址进行重新编码以形成重新编码地址；利用半导体器件的比较器对重新编码地址和原始地址进行比较；并且基于该比较来检测地址解码错误。本发明还提供了地址解码错误的检测系统及存储器系统。
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公开(公告)号：CN1499516A
公开(公告)日：2004-05-26
申请号：CN03158771.2
申请日：2003-09-24
申请人： 海力士半导体有限公司
发明人： 李炳在
IPC分类号： G11C7/24 , G11C11/4063 , G11C11/413
CPC分类号： G11C7/1048 , G11C11/401 , G11C29/18 , G11C2029/1802 , G11C2207/002
摘要： 一种存储设备，包含至少一个具有第一和第二单元块的存储体，各存储体都含有多个单元阵列和用来译码输入的行地址及输出第一和第二单元块的列选择信号的第一和第二译码单元，还包含列地址传输单元、第一组合电路、第二组合电路、第一和第二输出端衰减器。
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公开(公告)号：CN107516545A
公开(公告)日：2017-12-26
申请号：CN201610423370.5
申请日：2016-06-15
申请人： 上海磁宇信息科技有限公司
CPC分类号： G11C29/18 , G11C29/30 , G11C29/42 , G11C2029/1802
摘要： 本发明提供一种MRAM芯片，包括一个或多个阵列，阵列包括由MRAM存储单元组成的存储行，每个阵列与控制电路连接，控制电路包括行地址解码器、列地址解码器、读写控制器与输入输出控制，控制电路还包括自测试控制器，每个阵列包括多个备用行，备用行用于替换具有损坏的MRAM存储单元的行。本发明还提供一种MRAM芯片的自测试方法。本发明提供的MRAM芯片及其自测试方法，通过自测试，将检测到的具有损坏的MRAM存储单元的存储行的数据存储到替换备用行中，提高了MRAM芯片的数据可靠性及使用寿命。
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公开(公告)号：CN101055768B
公开(公告)日：2010-08-04
申请号：CN200710096079.2
申请日：2007-04-13
申请人： 海力士半导体有限公司
发明人： 都昌镐
IPC分类号： G11C29/14
CPC分类号： G11C29/48 , G11C29/1201 , G11C29/26 , G11C2029/1802
摘要： 本发明披露了一种半导体装置，其包括：多个第一垫片；多个端口，其用于经由所述第一垫片来与外部装置进行串行数据通信；多个存储器组，其用于与该多个端口进行并行数据通信；多个全域数据总线，其用于支持在该多个端口与该多个存储器组之间的并行数据通信；及一测试模式控制器，其用于在一内核测试模式期间藉由将串行数据通信转换为并行数据通信而在各种数据传送模式下进行一内核测试。
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公开(公告)号：CN1988033B
公开(公告)日：2012-05-30
申请号：CN200610166966.8
申请日：2006-12-15
申请人： 三星电子株式会社
CPC分类号： G11C8/12 , G11C7/1075 , G11C29/1201 , G11C29/26 , G11C29/48 , G11C2029/1802
摘要： 本发明提供了具有可变存取路径的半导体存储器件及其方法。半导体存储器件包括多个输入/输出端口；划分成多个存储区的存储器阵列；和可变地控制在存储区与输入/输出端口之间的存取路径，以便通过至少一个输入/输出端口存取每个存储区的选择控制单元。
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公开(公告)号：CN100423135C
公开(公告)日：2008-10-01
申请号：CN200310115800.X
申请日：2003-11-28
申请人： 夏普株式会社
发明人： 丹野昭一
IPC分类号： G11C29/00
CPC分类号： G11C29/025 , G11C16/04 , G11C29/02 , G11C2029/1202 , G11C2029/1802
摘要： 本发明涉及非易失性半导体存储装置以及行线短路故障检测方法。它具备用于在装置内部对于选择存储器单元阵列(1)的多条行线的一部分并有选择地供给与其它的行线不同的电压电平的行译码器电路(2)，在与通常动作方式不同的测试方式时，将从用于对被选择的行线供给测试电压的测试电压源通过行译码器电路(2)流过的电流通路分离成流经被选择的行线的第1电流通路，以及不流经行线而在行译码器电路(2)内流过的第2电流通路的电流通路分离电路，作为用于从测试电压源接受测试电压的供给的外部连接垫片(7a、7b)，设置对于第1电流通路的垫片(7a)的垫片和对于第2电流通路的垫片(7b)的2个系统。
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公开(公告)号：CN101055768A
公开(公告)日：2007-10-17
申请号：CN200710096079.2
申请日：2007-04-13
申请人： 海力士半导体有限公司
发明人： 都昌镐
IPC分类号： G11C29/14
CPC分类号： G11C29/48 , G11C29/1201 , G11C29/26 , G11C2029/1802
摘要： 本发明披露了一种半导体装置，其包括：多个第一垫片；多个端口，其用于经由所述第一垫片来与外部装置进行串行数据通信；多个存储器组，其用于与该多个端口进行并行数据通信；多个全域数据总线，其用于支持在该多个端口与该多个存储器组之间的并行数据通信；及一测试模式控制器，其用于在一内核测试模式期间藉由将串行数据通信转换为并行数据通信而在各种数据传送模式下进行一内核测试。
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公开(公告)号：CN105845176A
公开(公告)日：2016-08-10
申请号：CN201610063968.8
申请日：2016-01-29
申请人： 精工半导体有限公司
发明人： 后藤智次
CPC分类号： G11C8/18 , G11C8/10 , G11C16/08 , G11C16/3427 , G11C29/10 , G11C29/20 , G11C29/36 , G11C2029/1802 , G11C16/10
摘要： 本发明题为半导体存储装置及数据写入方法。提供一种半导体存储装置，以在行方向邻接的数据字间使位的排列顺序反转配置的存储器阵列中，通过不需要电路面积大的数据保持电路和电压转换电路的简易电路结构的变更，能够与存储器容量的大小无关地用3次的写入来写入干扰调查用的棋盘形图案。采用这样的结构，即，利用来自控制电路的控制信号，行解码器和列解码器除了存储器阵列的单一地址选择模式之外，能够分别将动作切换至全选择模式和按奇偶选择模式。
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公开(公告)号：CN100359596C
公开(公告)日：2008-01-02
申请号：CN03158771.2
申请日：2003-09-24
申请人： 海力士半导体有限公司
发明人： 李炳在
IPC分类号： G11C7/24 , G11C11/4063 , G11C11/413
CPC分类号： G11C7/1048 , G11C11/401 , G11C29/18 , G11C2029/1802 , G11C2207/002
摘要： 一种存储设备，包含至少一个具有第一和第二单元块的存储体，各存储体都含有多个单元阵列和用来译码输入的行地址及输出第一和第二单元块的列选择信号的第一和第二译码单元，还包含列地址传输单元、第一组合电路、第二组合电路、第一和第二输出端衰减器。该存储设备可以在较短时间内测试其单元。
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公开(公告)号：CN1988033A
公开(公告)日：2007-06-27
申请号：CN200610166966.8
申请日：2006-12-15
申请人： 三星电子株式会社
CPC分类号： G11C8/12 , G11C7/1075 , G11C29/1201 , G11C29/26 , G11C29/48 , G11C2029/1802
摘要： 本发明提供了具有可变存取路径的半导体存储器件及其方法。半导体存储器件包括多个输入/输出端口；划分成多个存储区的存储器阵列；和可变地控制在存储区与输入/输出端口之间的存取路径，以便通过至少一个输入/输出端口存取每个存储区的选择控制单元。
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