公开(公告)号：CN105719686B

公开(公告)日：2021-05-11

申请号：CN201510940599.1

申请日：2015-12-16

Applicant: 瑞萨电子株式会社

Inventor： 蒲原史朗 ,  山县保司 ,  长谷川拓实 ,  杉井信之

IPC: G11C11/41 ,  G11C11/413

Abstract: 本发明涉及半导体集成电路装置以及可穿戴装置，能够提供能够在实现低功耗化的同时稳定地动作的半导体装置。半导体装置具备：CPU(26)；系统控制器(24)，指定CPU(26)的动作速度；SRAM(30)，具有P型SOTB晶体管(SP1、SP2)和N型SOTB晶体管(SN1～SN4)，与CPU(26)连接；以及基板偏置电路(23)，与系统控制器(24)连接，能够对P型SOTB晶体管(SP1、SP2)以及N型SOTB晶体管(SN1～SN4)供给基板偏置电压(Vsp、Vsn)。此处，在系统控制器(24)指定使CPU(26)以低速进行动作的低速模式时，基板偏置电路(23)将基板偏置电压(Vsp、Vsn)供给到P型SOTB晶体管(SP1、SP2)以及N型SOTB晶体管(SN1～SN4)。

公开(公告)号：CN105719686A

公开(公告)日：2016-06-29

申请号：CN201510940599.1

申请日：2015-12-16

Applicant: 瑞萨电子株式会社

Inventor： 蒲原史朗 ,  山县保司 ,  长谷川拓实 ,  杉井信之

IPC: G11C11/41 ,  G11C11/413

CPC classification number: G11C11/417 ,  G04G21/025 ,  G11C5/146 ,  G11C5/148 ,  H01L27/092 ,  H01L27/1104 ,  H01L27/1116 ,  H01L27/1203 ,  H01L27/1207 ,  H04B1/385 ,  G11C11/41 ,  G11C11/413

Abstract: 本发明涉及半导体集成电路装置以及可穿戴装置，能够提供能够在实现低功耗化的同时稳定地动作的半导体装置。半导体装置具备：CPU(26)；系统控制器(24)，指定CPU(26)的动作速度；SRAM(30)，具有P型SOTB晶体管(SP1、SP2)和N型SOTB晶体管(SN1～SN4)，与CPU(26)连接；以及基板偏置电路(23)，与系统控制器(24)连接，能够对P型SOTB晶体管(SP1、SP2)以及N型SOTB晶体管(SN1～SN4)供给基板偏置电压(Vsp、Vsn)。此处，在系统控制器(24)指定使CPU(26)以低速进行动作的低速模式时，基板偏置电路(23)将基板偏置电压(Vsp、Vsn)供给到P型SOTB晶体管(SP1、SP2)以及N型SOTB晶体管(SN1～SN4)。

公开(公告)号：CN101604691B

公开(公告)日：2011-09-07

申请号：CN200910147423.5

申请日：2009-06-10

Applicant: 瑞萨电子株式会社

Inventor： 森田祐介 ,  土屋龙太 ,  石垣隆士 ,  杉井信之 ,  木村绅一郎

IPC: H01L27/088 ,  H01L29/78 ,  H01L29/423 ,  H01L29/06 ,  H01L21/8234 ,  H01L21/336

CPC classification number: H01L21/823814 ,  H01L21/823828 ,  H01L21/823864

Abstract: 本发明的目的在于提高具有MIS晶体管的半导体器件的性能。本发明的半导体器件包括：在硅衬底1的主面上沉积半导体层形成的一对源·漏极区域sdn、sdp；覆盖其侧壁的侧壁绝缘膜IS；在平面上被侧壁绝缘膜IS夹着的位置的硅衬底1的主面上，隔着栅极绝缘膜IG配置的栅电极GE；在从栅电极GE的侧方下部开始一直到源·漏极区域sdn、sdp的侧方下部形成的扩散区域exn、exp，其中，源·漏极区域sdn、sdp的侧壁具有正锥状的倾斜，侧壁绝缘膜IS的侧壁中与栅极绝缘膜IG和栅电极GE相邻一方的侧壁具有正锥状的倾斜。