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    使用稳健时钟控制方法以防止无意的读或写的可扫描存储器
    1.
    发明公开
    使用稳健时钟控制方法以防止无意的读或写的可扫描存储器 有权

    公开(公告)号：CN106688045A

    公开(公告)日：2017-05-17

    申请号：CN201580049236.7

    申请日：2015-07-20

    申请人： 高通股份有限公司

    发明人： V·伯纳帕里 ,  K·R·贝鲁尔 ,  P·巴鲁 ,  B·扎法 ,  A·D·朴 ,  S·S·尹

    IPC分类号： G11C29/32

    CPC分类号： G11C29/08 ,  G11C8/16 ,  G11C29/20 ,  G11C29/32 ,  G11C2029/3202

    摘要： 一种示例可扫描寄存器文件包括多个存储器单元，并且扫描测试的移位阶段将来自扫描输入的数据位移位通过该多个存储器单元到达扫描输出。移位可以通过在每一时钟循环上读取该多个存储器单元中的一个存储器单元以提供扫描输出并使用扫描输入上的数据位写入该多个存储器单元中的一个存储器单元来执行。为了在每一时钟循环上执行顺序读和写，可扫描寄存器可以生成写时钟，该写时钟在移位阶段期间从用于功能操作的时钟反相。写时钟被生成而不带毛刺，使得非预期写入不会发生。可扫描寄存器文件可以与集成电路中的其他模块的基于扫描的测试(例如，使用自动测试模式生成)集成在一起。

    半导体集成电路、信息处理设备和方法、以及程序
    4.
    发明公开
    半导体集成电路、信息处理设备和方法、以及程序 失效

    公开(公告)号：CN101957740A

    公开(公告)日：2011-01-26

    申请号：CN201010182342.1

    申请日：2010-05-18

    申请人： 索尼公司

    发明人： 坚木雅宣 ,  吉田亚左实 ,  山本弘毅

    IPC分类号： G06F7/58

    CPC分类号： G01R31/318547 ,  G11C29/32

    摘要： 本发明公开了半导体集成电路、信息处理设备和方法以及程序。所述半导体集成电路包括：多个触发器，被连接到被设置为集成电路的测试路径的扫描链；以及数据收集部分，通过所述扫描链或独立的连接路径获取被连接到所述扫描链的所述多个触发器的设置值，其中所述数据收集部分获取已对所述多个触发器通电时的触发器的设置值，并基于所获取的值进行随机数或随机数产生数据或固定数据的产生处理。

    扫描路径电路和包括该扫描路径电路的半导体集成电路
    5.
    发明授权
    扫描路径电路和包括该扫描路径电路的半导体集成电路 失效

    公开(公告)号：CN100380807C

    公开(公告)日：2008-04-09

    申请号：CN03128531.7

    申请日：2003-04-18

    申请人： 松下电器产业株式会社

    发明人： 炭田昌哉 ,  三好明

    IPC分类号： H03K3/356

    CPC分类号： G11C29/32 ,  G11C2029/3202

    摘要： 构成扫描路径电路的每个D型触发器(FF)13a-13f具有要在正常操作时选择的正常操作输入电路和要在测试操作时选择的测试操作输入电路，并且在测试操作时从电压产生电路17向每个FF的测试操作输入电路输出具有在电源电压和地电压之间的中间电压的控制信号。在这种情况下，在每个FF中的数据的输出改变量比在施加电源电压的情况下的改变量平滑。因而，增加数据的延迟时间。在测试操作中要提供给每个FF的中间电压根据从测试电路15发出的反馈信号确定，所述测试电路15用于检查扫描输出的数据是否具有错误。

    半导体装置及其设计方法
    6.
    发明公开
    半导体装置及其设计方法 无效

    公开(公告)号：CN1236170A

    公开(公告)日：1999-11-24

    申请号：CN99101725.0

    申请日：1999-02-01

    申请人： 三菱电机株式会社

    发明人： 清水祯之 ,  小猿邦彦

    IPC分类号： G11C11/00 ,  G11C11/34

    CPC分类号： G11C7/1057 ,  G11C7/06 ,  G11C7/1051 ,  G11C7/1069 ,  G11C29/32

    摘要： 本发明涉及具备通过接受激活信号而成为工作状态的读出放大器的半导体装置,其目的在于容易地将到读出放大器被激活为止的延迟时间设定为适当的时间。设置上述的读出放大器44。设置能形成延迟时间不同的多个传送路径并通过这些传送路径中的与选择信号对应的传送路径来传送激活信号的延迟电路50。设置对延迟电路50供给第1至第3选择信号的选择信号生成电路。设置将无定义模式之一分配给使选择信号生成电路适当地工作的模式的JTAG边界扫描测试电路。

    输入电路
    7.
    发明授权
    输入电路 失效 转让

    公开(公告)号：CN103502826B

    公开(公告)日：2015-09-02

    申请号：CN201280021157.1

    申请日：2012-05-08

    申请人： 株式会社索思未来

    发明人： 小池刚 ,  法邑茂夫

    IPC分类号： G01R31/28 ,  G11C29/14

    CPC分类号： H03K3/0375 ,  G01R31/318541 ,  G11C29/1201 ,  G11C29/32 ,  G11C2029/3202

    摘要： 组合电路根据第1及第2输入信号来生成第1及第2内部信号。第1主锁存电路有选择地取入扫描输入信号及第1内部信号并加以保持，基于取入并保持的信号来生成第1输出信号及第1中间信号。第1从锁存电路有选择地取入第1中间信号及第2内部信号并加以保持，基于取入并保持的信号来生成第2输出信号及扫描输出信号。减低采用了扫描路径试验方式的半导体集成电路所具备的输入电路的电路规模及耗电。

    高性能脉冲式存储电路
    8.
    发明授权
    高性能脉冲式存储电路 有权 转让

    公开(公告)号：CN101714398B

    公开(公告)日：2013-11-13

    申请号：CN200910179725.0

    申请日：2009-09-30

    申请人： ARM有限公司

    发明人： C·-W·黄 ,  M·W·小弗里德里克 ,  S·A·克文塔 ,  K·K·尼克

    IPC分类号： G11C7/10 ,  G11C29/12

    CPC分类号： G11C29/32 ,  G11C2029/3202

    摘要： 本申请公开的状态存储电路包含：操作数据输入，诊断数据输入及诊断选择信号输入；存储元件，存储指示从操作数据输入及诊断数据输入中之一收到的数据的值；输出，输出存储在存储元件中的值；脉冲发生器，响应于时钟信号而产生脉冲，且根据诊断使能信号与诊断失能信号分别在诊断输出与功能输出输出产生的脉冲；操作路径开关，从功能输出接收脉冲，且响应于接收到每个脉冲而提供从操作数据输入至存储元件的传输路径，且响应于未接收到脉冲而将存储元件与操作数据输入隔离；及诊断路径开关，从诊断输出接收脉冲，且响应于接收到每个脉冲而提供从诊断数据输入至存储元件的传输路径，且响应于未接收到脉冲而将存储元件与诊断数据输入隔离。

    计算机存储设备和串行IO端口的多点测试
    9.
    发明公开
    计算机存储设备和串行IO端口的多点测试 失效 转让

    公开(公告)号：CN103140836A

    公开(公告)日：2013-06-05

    申请号：CN201180005563.4

    申请日：2011-01-03

    申请人： 晶像股份有限公司

    发明人： 薛真成

    IPC分类号： G06F11/267

    CPC分类号： G11C29/10 ,  G11C11/401 ,  G11C29/32

    摘要： 一种用于计算机存储设备的多点测试的方法和装置。一种测试计算机存储设备的方法的实施例包括耦合多个存储设备，每个存储设备具有串化器输出端以及解串器输入端，其中第一存储设备的串化器输出端与多个存储设备的存储设备中一或多个的解串器输入端相耦合。该方法进一步包括使用每个存储设备的测试生成器产生测试信号模式、在每个存储设备处将测试信号模式串行化、并且将经串行化的测试模式进行传输用于测试存储设备，其中存储设备的测试包括第一测试方式以及第二测试方式。