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公开(公告)号：CN119031692A
公开(公告)日：2024-11-26
申请号：CN202411058428.1
申请日：2024-08-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00 , H01L27/02 , G06F30/392 , G06F30/398
Abstract: 一种集成电路(IC)器件，具有其中实现多个存储器单元的存储器区。每个存储器单元沿着第一水平方向具有第一尺寸。IC器件包括沿着第一水平方向毗邻存储器单元区的边缘区。边缘区沿着第一水平方向具有第二尺寸。第二尺寸小于或者等于第一尺寸的约4倍。通过修改第一IC布局以生成第二IC布局来形成IC器件。通过缩减边缘区沿着第一水平方向的尺寸来生成第二IC布局。本申请的实施例还提供了一种集成电路布局和修改集成电路布局的方法。
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公开(公告)号：CN119028978A
公开(公告)日：2024-11-26
申请号：CN202411065964.4
申请日：2024-08-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H10B20/25
Abstract: 本公开实施例提供了集成电路(IC)结构，IC结构包括：半导体衬底，具有前侧和背侧；浅沟槽隔离(STI)结构，形成在半导体衬底中并且限定有源区域，其中，STI结构包括STI底面，其中，半导体衬底包括衬底底面，并且其中，STI底面和衬底底面共面；场效应晶体管(FET)，位于有源区域上方并且形成在半导体衬底的前侧上；以及背侧介电层，设置在衬底底面和STI底面上。本申请的实施例还涉及制造集成电路结构的方法。
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公开(公告)号：CN118714840A
公开(公告)日：2024-09-27
申请号：CN202410736117.X
申请日：2024-06-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00 , H01L23/528 , H01L23/48
Abstract: 存储器单元包括第一、第二有源区及第一、第二栅极结构。第一栅极结构接合第一有源区而形成第一晶体管，第二栅极结构接合第二有源区而形成第二晶体管。第一、第二晶体管具有相同的导电类型。存储器单元还包括在第一晶体管的源极区上的第一外延部件、在第二晶体管的源极区上的第二外延部件、直接在第一外延部件上方并与其电耦合的第一前侧接触件、直接在第二外延部件上方并与其电耦合的第二前侧接触件，以及直接在第一、第二外延部件中的一个外延部件下方并与其电耦合的第一背侧通孔，第一、第二外延部件中的另一个外延部件不具有直接位于另一个外延部件下方并与另一个外延部件电耦合的背侧通孔。本申请的实施例还公开了半导体结构及存储器阵列。
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公开(公告)号：CN118714839A
公开(公告)日：2024-09-27
申请号：CN202410728042.0
申请日：2024-06-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00 , G11C11/413
Abstract: 存储器单元包括第一有源区域和第二有源区域以及第一栅极结构和第二栅极结构。第一栅极结构在形成第一下拉晶体管和第一上拉晶体管中分别接合第一有源区域和第二有源区域，并且第二栅极结构在形成第二下拉晶体管和第二上拉晶体管中分别接合第一有源区域和第二有源区域。第一前侧源极/漏极接触件设置在第一下拉晶体管和第二下拉晶体管的第一共用源极/漏极区域之上并且电耦合至第一下拉晶体管和第二下拉晶体管的第一共用源极/漏极区域。第一背侧通孔设置在第一共用源极/漏极区域下方并且电耦合至第一共用源极/漏极区域。第一背侧金属线设置在第一背侧通孔下方并且电耦合至第一背侧通孔。本申请的实施例还涉及存储器阵列。
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公开(公告)号：CN114975122A
公开(公告)日：2022-08-30
申请号：CN202210417435.0
申请日：2022-04-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/423 , H01L29/78
Abstract: 本公开提供半导体结构的制造方法，包括提供具第一区域及第二区域的基板、形成自基板的第一区域突出的鳍片，其中鳍片包括第一硅锗层及设置于第一硅锗层上的多个硅层与多个第二硅锗层交替的堆叠，且第一硅锗层具有第一锗浓度而多个第二硅锗层中的每一者具大于第一锗浓度的第二锗浓度、掘入鳍片以形成S/D凹槽、掘入S/D凹槽中暴露的第一硅锗层与多个第二硅锗层，其中多个第二硅锗层被掘入的程度多于第一硅锗层、在S/D凹槽中形成S/D特征、移除被掘入的第一硅锗层及多个第二硅锗层以形成多个开口，以及在鳍片上方及多个开口中形成金属栅极结构。
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Patent Agency Ranking
公开(公告)号：CN113206054A
公开(公告)日：2021-08-03
申请号：CN202110230908.1
申请日：2021-03-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/48 , H01L29/10 , H01L29/423 , H01L27/088
Abstract: 本公开各种实施例直指一种具有装置部分及接脚部分的集成芯片(IC)。集成芯片包括半导体基板。半导体基板的第一鳍片被设置于装置部分中。半导体基板的第二鳍片被设置于接脚部分中，并在第一方向上与第一鳍片横向分隔。栅极结构被设置于装置部分中，并在第一方向上与第二鳍片横向分隔。栅极结构在与第一方向垂直的第二方向上，于半导体基板及第一鳍片上方横向延伸。接脚区域被设置于第二鳍片上。接脚区域自第二鳍片的第一侧壁连续延伸至第二鳍片的第二侧壁。第一侧壁与第二侧壁在第一方向上横向分隔。
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公开(公告)号：CN111508962A
公开(公告)日：2020-08-07
申请号：CN202010006146.2
申请日：2020-01-03
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了基于鳍的阱条以用于改进存储器阵列的性能，诸如静态随机存取存储器阵列。示例性的阱条单元设置在第一存储器单元和第二存储器单元之间。阱条单元包括设置在衬底中的p阱、第一n阱和第二n阱。p阱、第一n阱和第二n阱配置在阱条单元中，使得阱条单元的中间部分沿着栅极长度方向没有第一n阱和第二n阱。阱条单元还包括到p阱的p阱拾取区和到第一n阱、第二n阱或两者的n阱拾取区。p阱沿着栅极长度方向具有I形的顶视图。本发明的实施例还涉及集成电路、存储器和存储器阵列。
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公开(公告)号：CN110164864A
公开(公告)日：2019-08-23
申请号：CN201811075644.1
申请日：2018-09-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11
Abstract: 本公开实施例提供一种集成电路结构，包括：第一栅极，覆盖主动区域中的第一通道区域；第一晶体管，包括第一通道区域、第一源极区域、第一漏极区域、及第一栅极；导电接点，直接连接第一晶体管的第一漏极区域；第二栅极，与第一栅极相隔，第二栅极覆盖第二通道区域；第二晶体管，包括第二通道区域、第二源极区域、第二漏极区域、及第二栅极；导电导孔，直接连接第二栅极；扩大导电导孔，覆盖导电接点及导电导孔，使彼此电性连接，扩大导电导孔从导电接点至导电导孔于一平面延伸；及第一电性绝缘层，包围扩大导电导孔。
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公开(公告)号：CN109817716A
公开(公告)日：2019-05-28
申请号：CN201811229473.3
申请日：2018-10-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L21/768
Abstract: 提供半导体装置结构及其形成方法。此方法包含在半导体基底之上形成第一鳍结构、第二鳍结构、及第三鳍结构。此方法包含在第一鳍结构和第二鳍结构的侧壁之上形成第一间隔物元件以及部分地移除第一鳍结构和第二鳍结构。此方法包含在第三鳍结构的侧壁之上形成第二间隔物元件以及部分地移除第三鳍结构。第二间隔物元件高于第一间隔物元件。此方法包含在第一鳍结构、第二鳍结构、及第三鳍结构之上外延生长半导体材料，则在第一鳍结构及第二鳍结构上形成合并半导体元件，且在第三鳍结构上形成隔离半导体元件。
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公开(公告)号：CN109585528A
公开(公告)日：2019-04-05
申请号：CN201811063125.3
申请日：2018-09-12
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体装置结构，其包括一半导体基底，具有一阱拾取区及一主动区。阱拾取区及主动区各自包括具有不同导电型的一第一阱区及一第二阱区。第一阱区与第二阱区之间具有阱区边界。一第一鳍部结构位于阱拾取区的第一阱区内，而多个第二鳍部结构位于主动区的第一阱区内。阱区边界与第一鳍部结构之间的最小距离大于阱区边界与多个第二鳍部结构中最靠近阱区边界的一者之间的最小距离。
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