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公开(公告)号：CN119855185A
公开(公告)日：2025-04-18
申请号：CN202411970959.8
申请日：2024-12-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开提供了一种半导体器件及其形成方法。根据本公开的一个实施例的方法包括：形成由牺牲层交错的沟道层堆叠件，对堆叠件进行图案化以形成鳍形结构，在鳍形结构的沟道区域上方形成伪栅极堆叠件，使源极/漏极区凹进以形成源极/漏极沟槽，在源极/源极沟槽中形成外延部件，在形成外延部件之后去除伪栅极堆叠件，在沟道区中释放沟道层作为沟道构件，形成围绕每个沟道构件的栅极结构，以及在形成栅极结构之后执行离子注入以增加外延部件中掺杂剂的掺杂剂浓度。
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公开(公告)号：CN113053882B
公开(公告)日：2025-03-25
申请号：CN202110151249.2
申请日：2021-02-03
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种晶体管包括具有第一栅极介电层和第二栅极介电层的栅极结构。第一栅极介电层设置在衬底上方。第一栅极介电层包含具有第一介电常数的第一类型的介电材料。第二栅极介电层设置在第一栅极介电层上方。第二栅极介电层包含具有第二介电常数的第二类型的介电材料。第二介电常数大于第一介电常数。第一介电常数和第二介电常数各自大于氧化硅的介电常数。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113053889B
公开(公告)日：2025-01-28
申请号：CN202011431200.4
申请日：2020-12-07
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例涉及半导体结构及其形成方法。在一个实施例中，一种半导体结构包括：半导体衬底；鳍，从半导体衬底延伸；栅极堆叠件，位于鳍上方；外延源极/漏极区，位于鳍中邻近栅极堆叠件；以及栅极间隔件，设置在外延源极/漏极区和栅极堆叠件之间，该栅极间隔件包括多个氧碳氮化硅层，多个氧碳氮化硅层中的每一者具有不同浓度的硅、不同浓度的氧、不同浓度的碳、和不同浓度的氮。
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公开(公告)号：CN112582410B
公开(公告)日：2024-12-24
申请号：CN202010784574.8
申请日：2020-08-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H10B10/00
Abstract: 半导体器件包括鳍结构。在鳍结构上形成源极/漏极区域。第一栅极结构设置在鳍结构上方。源极/漏极接触件设置在源极/漏极区域上方。源极/漏极接触件具有至少部分地在第一栅极结构上方突出的突出段。源极/漏极接触件将源极/漏极区域和第一栅极结构电耦接在一起。本发明还提供了一种形成半导体器件的方法。
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公开(公告)号：CN115497943A
公开(公告)日：2022-12-20
申请号：CN202210841752.5
申请日：2022-07-18
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及一种存储器单元结构及其制造方法，基于GAA晶体管的SRAM设计为在微缩的IC技术节点增加晶体管的通道宽度提供灵活性，并且放宽基于FinFET的SRAM对SRAM效能优最佳化的限制。所述基于GAA的SRAM单元具有主动区布局，其中主动区由下拉GAA晶体管和传输闸GAA晶体管共享。相对于与传输闸GAA晶体管对应的共享主动区的宽度，与下拉GAA晶体管对应的共享主动区的宽度扩大。调整宽度的比率以获得大于1的下拉晶体管有效通道宽度与传输闸有效通道宽度的比率，相对于传输闸GAA晶体管的导通电流增加下拉GAA晶体管的导通电流，相对于传输闸GAA晶体管的临界电压降低下拉GAA晶体管的临界电压及/或增加SRAM单元的β比率。
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Patent Agency Ranking
公开(公告)号：CN115132774A
公开(公告)日：2022-09-30
申请号：CN202210348129.6
申请日：2022-03-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/22 , H01L43/02 , H01L23/522
Abstract: 本公开提供一种半导体结构。根据本公开的一半导体结构包括源极特征与漏极特征、源极特征与漏极特征之间的主动区、主动区上方的栅极结构、设置于源极特征以及漏极特征还有栅极结构上方的前侧互连结构、设置于源极特征以及漏极特征还有栅极结构下方的后侧互连结构以及设置于后侧互连结构之中的储存元件。
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公开(公告)号：CN113764424A
公开(公告)日：2021-12-07
申请号：CN202110147395.8
申请日：2021-02-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/112
Abstract: 一种记忆体元件包括基板，第一栅极结构及第二栅极结构，第一、第二、第三源极/漏极结构，栅极间隔件，第一通孔及第二通孔，以及半导体层。第一栅极结构及第二栅极结构在基板上方。第一、第二、第三源极/漏极结构在基板上方，其中第一及第二源极/漏极结构在第一栅极结构的相对侧上，第二及第三源极/漏极结构在第二栅极结构的相对侧上。栅极间隔件在第一及第二栅极结构的相对侧壁上。第一通孔及第二通孔分别在第一栅极结构及第二栅极结构上方，其中第一通孔与第一栅极结构接触。半导体层在第二通孔与第二栅极结构之间。
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公开(公告)号：CN112582347A
公开(公告)日：2021-03-30
申请号：CN202011026436.X
申请日：2020-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8244 , H01L27/11
Abstract: 一种半导体装置的制造方法，包括个别在基板的第一和第二区域中形成第一和第二半导体鳍片；在第一和第二半导体鳍片上方个别形成第一和第二冗余栅极堆叠，并且在第一和第二冗余栅极堆叠上方形成间隔物层；沿着在第一区域中的间隔物层形成具有厚度的第一图案层；沿着第一图案层形成第一源极/漏极沟槽并在其中外延成长第一外延特征；移除第一图案层以暴露间隔物层；沿着在第二区域中的间隔物层形成具有不同厚度的第二图案层；沿着第二图案层形成第二源极/漏极沟槽并在其中外延成长第二外延特征；以及移除第二图案层以暴露间隔物层。
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公开(公告)号：CN112563209A
公开(公告)日：2021-03-26
申请号：CN202011024630.4
申请日：2020-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8244 , H01L27/11
Abstract: 本公开涉及一种半导体装置的形成方法，基板包括具有第一类型掺杂物的第一掺杂区和具有第二类型掺杂物且与第一掺杂区域相邻的第二掺杂区。形成包括彼此交替的第一层和第二层的堆叠。第一层和第二层各自具有第一半导体材料和第二半导体材料。第二半导体材料与第一半导体材料不同。形成在第二掺杂区上方的通道区中具有开口的掩模元件。使未被掩模元件覆盖的堆叠的顶部凹陷。接着处理堆叠以形成第一晶体管和第二晶体管。第一晶体管具有第一数量的第一层。第二晶体管具有第二数量的第一层。第一数量大于第二数量。
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公开(公告)号：CN112563203A
公开(公告)日：2021-03-26
申请号：CN202011024428.1
申请日：2020-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L29/78
Abstract: 提供了半导体装置的制造方法。根据一实施例的方法，包括形成由第一半导体材料形成的一第一鳍部以及由不同于第一半导体材料的第二半导体材料形成的一第二鳍部于一基底上；形成一半导体盖层于第一鳍部及第二鳍部上；以及在露出半导体盖层的至少一部分的同时，于第一温度下对半导体盖层进行退火。
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