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公开(公告)号：CN112420835A
公开(公告)日：2021-02-26
申请号：CN202010311490.2
申请日：2020-04-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/08 , H01L21/336 , H01L27/092 , H01L21/8238
Abstract: 此处提供半导体装置与半导体装置的形成方法，且半导体装置包括的源极/漏极区具有V形下表面并延伸于与栅极堆叠相邻的栅极间隔物之下。在一实施例中，方法包括形成栅极堆叠于鳍状物上；形成栅极间隔物于栅极堆叠的侧壁上；由非等向的第一蚀刻工艺蚀刻鳍状物，以形成与栅极间隔物相邻的第一凹陷；由第二蚀刻工艺蚀刻鳍状物，以自第一凹陷移除蚀刻残留物，且第二蚀刻工艺与第一蚀刻工艺采用的蚀刻剂不同；由非等向的第三蚀刻工艺蚀刻第一凹陷的表面以形成第二凹陷，第二凹陷延伸至栅极间隔物之下且具有V形下表面，且第三蚀刻工艺与第一蚀刻工艺采用的蚀刻剂不同；以及外延形成源极/漏极区于第二凹陷中。
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公开(公告)号：CN107230674B
公开(公告)日：2020-03-20
申请号：CN201611181493.9
申请日：2016-12-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 一种方法包括接收具有衬底及多个第一栅极结构和多个第二栅极结构的前体，多个第一栅极结构的间距大于多个第二栅极结构的间距，还包括沉积覆盖衬底以及多个第一和第二栅极结构的介电层；并对介电层实施蚀刻工艺。蚀刻工艺去除介电层的位于衬底上方的第一部分，而介电层的第二部分保留在多个第一和第二栅极结构的侧壁上方。介电层的的第二部分在多个第二栅极结构的侧壁上方比在多个第一栅极结构的侧壁上方厚。还包括蚀刻衬底以形成分别邻近多个第一和第二栅极结构的多个第三和第四凹槽；以及分别在多个第三和第四凹槽中外延生长多个第五和第六半导体部件。本发明实施例涉及用于具有改进的源极漏极外延的半导体器件制造的方法。
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公开(公告)号：CN112582347A
公开(公告)日：2021-03-30
申请号：CN202011026436.X
申请日：2020-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8244 , H01L27/11
Abstract: 一种半导体装置的制造方法，包括个别在基板的第一和第二区域中形成第一和第二半导体鳍片；在第一和第二半导体鳍片上方个别形成第一和第二冗余栅极堆叠，并且在第一和第二冗余栅极堆叠上方形成间隔物层；沿着在第一区域中的间隔物层形成具有厚度的第一图案层；沿着第一图案层形成第一源极/漏极沟槽并在其中外延成长第一外延特征；移除第一图案层以暴露间隔物层；沿着在第二区域中的间隔物层形成具有不同厚度的第二图案层；沿着第二图案层形成第二源极/漏极沟槽并在其中外延成长第二外延特征；以及移除第二图案层以暴露间隔物层。
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公开(公告)号：CN110970504A
公开(公告)日：2020-04-07
申请号：CN201910906107.5
申请日：2019-09-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/165 , H01L27/088 , H01L21/336
Abstract: 提供的晶体管包括源极/漏极区，且源极/漏极区包括第一层，其第一平均硅含量介于约80％至100％之间；第二层，其第二平均硅含量介于0至约90％之间，第二平均硅含量比第一平均硅含量低至少7％，且第二层位于第一层上并与第一层相邻；第三层，其第三平均硅含量介于约80％至100％之间；以及第四层，其第四平均硅含量介于0至约90％之间，第四平均硅含量比第三平均硅含量低至少7％，且第四层位于第三层上并与第三层相邻。
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Patent Agency Ranking
公开(公告)号：CN106847813A
公开(公告)日：2017-06-13
申请号：CN201610809101.2
申请日：2016-09-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L29/78
CPC classification number: H01L29/66795 , H01L21/76224 , H01L21/823807 , H01L21/823821 , H01L21/823878 , H01L21/845 , H01L27/0924 , H01L27/1211 , H01L29/1054 , H01L29/785
Abstract: 半导体器件包括用于鳍式场效应晶体管(FET)的鳍结构。该鳍结构包括突出于衬底的基层、设置在基层上方的中间层和设置在中间层上方的上层。该鳍结构还包括第一保护层和由与第一保护层的不同的材料制成的第二保护层。该中间层包括设置在基层上方的第一半导体层、覆盖第一半导体层的至少侧壁的第一保护层和覆盖第一保护层的至少侧壁的第二保护层。本发明的实施例还涉及半导体器件的制造方法。
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公开(公告)号：CN106531797A
公开(公告)日：2017-03-22
申请号：CN201610048880.9
申请日：2016-01-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L21/762 , H01L29/06
CPC classification number: H01L29/7848 , H01L29/0653 , H01L29/0847 , H01L29/165 , H01L29/66795 , H01L29/7851 , H01L29/785 , H01L21/762 , H01L29/06
Abstract: 一种半导体器件包括衬底、至少一个第一隔离结构、至少两个第一隔离结构以及多个外延结构。衬底具有多个位于其中的半导体鳍。第一隔离结构设置在半导体鳍之间。半导体鳍设置在第二隔离结构之间，以及第二隔离结构延比第一隔离结构伸至衬底内更远。外延结构分别设置在半导体鳍上。外延结构彼此分离，以及至少一个外延结构具有大致圆形轮廓。本发明实施例涉及半导体器件及其形成方法。
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公开(公告)号：CN106206730A
公开(公告)日：2016-12-07
申请号：CN201510298932.3
申请日：2015-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L27/088 , H01L21/336
Abstract: 一种半导体器件包括用于第一鳍式场效应晶体管(FET)的第一鳍结构。第一鳍结构包括从衬底突出的第一基底层、设置在第一基底层上方的第一中间层以及设置在第一中间层上方的第一沟道层。第一鳍结构还包括由防止下面的层氧化的材料制成的第一保护层。第一沟道层由SiGe制成，第一中间层包括设置在第一基底层上方的第一半导体(例如，SiGe)层和设置在第一半导体层上方的第二半导体(例如，Si)层。第一保护层覆盖第一基底层的侧壁、第一半导体层的侧壁和第二半导体层的侧壁。本发明还涉及包括FinFET的半导体器件及其制造方法。
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公开(公告)号：CN112530942A
公开(公告)日：2021-03-19
申请号：CN202011238953.3
申请日：2016-01-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 一种半导体器件包括衬底、至少一个第一隔离结构、至少两个第一隔离结构以及多个外延结构。衬底具有多个位于其中的半导体鳍。第一隔离结构设置在半导体鳍之间。半导体鳍设置在第二隔离结构之间，以及第二隔离结构延比第一隔离结构伸至衬底内更远。外延结构分别设置在半导体鳍上。外延结构彼此分离，以及至少一个外延结构具有大致圆形轮廓。本发明实施例涉及半导体器件及其形成方法。
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公开(公告)号：CN111223936A
公开(公告)日：2020-06-02
申请号：CN201911184969.8
申请日：2019-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/08
Abstract: 一种半导体装置与其形成方法，该半导体装置包括自基板延伸的第一半导体鳍状物与第二半导体鳍状物，以及外延成长于第一半导体鳍状物与第二半导体鳍状物的凹陷中的源极/漏极区。源极/漏极区的上表面高于与第一半导体鳍状物与第二半导体鳍状物的上表面齐平的表面。源极/漏极区包括多个缓冲层。个别的缓冲层埋置于源极/漏极区的个别层之间。缓冲层的每一者的平均厚度可为 至
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