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公开(公告)号：CN115732413A
公开(公告)日：2023-03-03
申请号：CN202210523897.0
申请日：2022-05-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 方法包括在基底结构中形成第一沟槽和第二沟槽。第一沟槽具有第一纵横比，并且第二沟槽具有低于第一纵横比的第二纵横比。然而执行沉积工艺以沉积层。该层包括延伸到第一沟槽中的第一部分以及延伸到第二沟槽中的第二部分。第一部分具有第一厚度。第二部分具有比第一厚度大第一差值的第二厚度。方法还包括执行回蚀刻工艺以蚀刻该层。在回蚀刻工艺之后，第一部分具有第三厚度，并且第二部分具有第四厚度。第三厚度和第四厚度之间的第二差值小于第一差值。
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公开(公告)号：CN114975262A
公开(公告)日：2022-08-30
申请号：CN202210286222.9
申请日：2022-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 一种半导体装置，包括多个半导体层的堆叠，垂直配置于半导体基底结构上；栅极介电层，具有多个部分各自围绕半导体层的一者；以及栅极，围绕栅极介电层。栅极介电层的每一部分具有顶部位于个别的半导体层上，以及底部位于半导体层下。顶部具有沿着垂直于半导体基底结构的上表面的垂直方向的顶部厚度，且底部具有沿着垂直方向的底部厚度。顶部厚度大于底部厚度。
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公开(公告)号：CN113053882B
公开(公告)日：2025-03-25
申请号：CN202110151249.2
申请日：2021-02-03
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种晶体管包括具有第一栅极介电层和第二栅极介电层的栅极结构。第一栅极介电层设置在衬底上方。第一栅极介电层包含具有第一介电常数的第一类型的介电材料。第二栅极介电层设置在第一栅极介电层上方。第二栅极介电层包含具有第二介电常数的第二类型的介电材料。第二介电常数大于第一介电常数。第一介电常数和第二介电常数各自大于氧化硅的介电常数。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN114695262A
公开(公告)日：2022-07-01
申请号：CN202110889860.5
申请日：2021-08-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238
Abstract: 一种晶体管栅极的形成方法包含形成第一及第二鳍片，各个鳍片包含交替堆叠的第一及第二半导体层；在第一及第二鳍片上方形成虚设栅极结构，及在虚设栅极结构的任一侧上形成栅极间隔物；移除虚设栅极结构以形成第一及第二栅极沟渠；移除第一半导体层使得第二半导体层悬置在第一及第二栅极沟渠中；在第二半导体层周围沉积第一介电层，及在第一介电层周围沉积第二介电层；执行ALD制程以在第二介电层周围形成硬遮罩层，ALD制程包含在长于约1秒的第一脉冲时间内脉冲第一前驱物；图案化硬遮罩层；及在第二栅极沟渠中蚀刻第二栅极介电层的一部分。
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公开(公告)号：CN115832046A
公开(公告)日：2023-03-21
申请号：CN202210814763.4
申请日：2022-07-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/51 , H01L29/423
Abstract: 根据一些实施例提供了半导体器件。半导体器件包括设置在沟道区上方的界面层、设置在沟道区上方的栅极介电结构、以及设置在栅极介电结构上方的栅电极。栅极介电结构包括设置在界面层上方的第一金属的氧化物的第一层和设置在第一层上方的第二金属的氧化物或硅酸盐的第二层。第一层具有第一厚度，并且第二层具有比第一厚度大至少三倍的第二厚度。第一金属的氧化物的氧面密度大于第二金属的氧化物的氧面密度。本发明的实施例还提供了形成半导体器件的方法。
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Patent Agency Ranking
公开(公告)号：CN114823512A
公开(公告)日：2022-07-29
申请号：CN202210071236.9
申请日：2022-01-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 本公开提供一种半导体装置结构的形成方法。半导体装置结构的形成方法包括提供基板与基板之上的绝缘层。半导体装置结构的形成方法包括利用原子层沉积制程于绝缘层之上及宽沟槽与窄沟槽中沉积栅极介电层。半导体装置结构的形成方法包括于栅极介电层之上形成栅极电极层。半导体装置结构的形成方法包括移除位于宽沟槽与窄沟槽之外的栅极介电层与栅极电极层。
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公开(公告)号：CN113053882A
公开(公告)日：2021-06-29
申请号：CN202110151249.2
申请日：2021-02-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238 , H01L27/11
Abstract: 一种晶体管包括具有第一栅极介电层和第二栅极介电层的栅极结构。第一栅极介电层设置在衬底上方。第一栅极介电层包含具有第一介电常数的第一类型的介电材料。第二栅极介电层设置在第一栅极介电层上方。第二栅极介电层包含具有第二介电常数的第二类型的介电材料。第二介电常数大于第一介电常数。第一介电常数和第二介电常数各自大于氧化硅的介电常数。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN118213327A
公开(公告)日：2024-06-18
申请号：CN202410203689.1
申请日：2024-02-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 本文公开了用于堆叠器件结构的偶极工程技术。根据本公开实施例的各个方面，示例性偶极工程技术包括：(1)至少形成具有不同图案并且覆盖一些晶体管(但不是其它晶体管)的栅极介电层的两个图案化偶极掺杂剂源层；(2)实施热驱入工艺(例如，偶极驱入退火)；以及(3)在去除偶极掺杂剂源层之后，形成用于晶体管的栅电极，其中相同的栅电极材料用于晶体管。图案化偶极掺杂剂源层的厚度和/或材料特性(例如，偶极掺杂剂)和/或热驱入工艺的参数可以配置为实现期望的阈值电压。这样的技术可以提供2N个阈值电压(Vt)，其中N是形成在晶体管的栅极介电层上以调整其阈值电压的图案化偶极掺杂剂源层的数量。本申请的实施例还涉及形成半导体器件的方法。
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公开(公告)号：CN113809015B
公开(公告)日：2023-09-22
申请号：CN202110644015.1
申请日：2021-06-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本公开提供了用于功函数工程的三层高k栅极介电堆叠。一种形成半导体结构的方法包括：分别在衬底的NMOS区域和PMOS区域中提供第一沟道层和第二沟道层；在第一沟道层和第二沟道层上方沉积包括氧化铪的第一层；在第二沟道层上方而不在第一沟道层上方形成第一偶极图案；通过退火将来自第一偶极图案的第一金属驱动到第一层中；去除第一偶极图案；在第一层上方以及在第一沟道层和第二沟道层上方沉积包括氧化铪的第二层；在第二层和第一沟道层上方而不在第二沟道层上方形成第二偶极图案；通过退火将来自第二偶极图案的第二金属驱动到第二层中；去除第二偶极图案；以及在第二层上方以及在第一沟道层和第二沟道层上方沉积包含氧化铪的第三层。
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公开(公告)号：CN116666306A
公开(公告)日：2023-08-29
申请号：CN202310388319.5
申请日：2023-04-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开涉及半导体器件及其制造方法。提供了半导体器件和制造具有不同阈值电压的半导体器件的方法。在实施例中，通过偶极子材料的沉积、扩散和去除来调谐各个半导体器件的阈值电压，以便在不同的晶体管内提供不同的偶极子区域。这些不同的偶极子区域使得不同的晶体管具有不同的阈值电压。
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