-
公开(公告)号：CN115911115A
公开(公告)日：2023-04-04
申请号：CN202210994858.9
申请日：2022-08-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/51 , H01L29/423 , H01L29/78 , H01L21/336 , H01L29/06
Abstract: 在实施例中，半导体器件包括设置在衬底上方的第一器件区域中的第一沟道区域；设置在第一沟道区域上方的第一栅极介电层；以及设置在第一栅极介电层上方的栅电极。第一栅极介电层包括第一偶极子掺杂剂和第二偶极子掺杂剂。第一偶极子掺杂剂沿着第一栅极介电层的厚度方向具有第一浓度峰，并且第二偶极子掺杂剂沿着第一栅极介电层的厚度方向具有第二浓度峰。第二浓度峰位于第一浓度峰和第一栅极介电层的上表面之间。第二浓度峰偏离第一栅极介电层的上表面。本发明的实施例还提供了制造半导体器件的方法。
-
公开(公告)号：CN112420517A
公开(公告)日：2021-02-26
申请号：CN202010806936.9
申请日：2020-08-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/10
Abstract: 一种半导体装置的形成方法，包括在基底上的多个鳍片的上方顺应性的形成一介电层；在介电层的上方顺应性的形成第一高介电常数层；以及在第一高介电常数层的上方形成可流动的氧化物。形成可流动的氧化物包含填充多个鳍片的相邻鳍片之间的第一沟槽。此方法还包括使前述可流动的氧化物下凹，以在多个鳍片的相邻鳍片之间形成第二沟槽；在第一高介电常数层及可流动的氧化物的上方形成第二高介电常数层；进行平坦化工艺以暴露出鳍片顶面；以及下凹介电层以形成多个虚置鳍片，虚置鳍片包含第一和第二高介电常数层与可流动的氧化物的留下部分。
-
公开(公告)号：CN112420515A
公开(公告)日：2021-02-26
申请号：CN202010475860.6
申请日：2020-05-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/28 , H01L29/423 , H01L29/78
Abstract: 一种半导体装置的形成方法，其形成结晶高介电常数介电层并在退火制程中控制高介电常数介电层的结晶相和晶体成长取向。可使用在退火制程中作为成核位置的介电层的种晶区段以及盖层遮罩来控制介电层的结晶相和结晶成长取向。由成核位置的所在点和盖层的配置，使得在退火制程期间可控制介电层的结晶成长取向以及相(phase)。根据掺质和所使用的制程控制，可改变相以增加介电层的介电系数及/或铁电性质。
-
公开(公告)号：CN112420501A
公开(公告)日：2021-02-26
申请号：CN202010756737.1
申请日：2020-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/285 , H01L29/51 , H01L21/336 , B82Y30/00 , B82Y40/00
Abstract: 本发明实施例公开一种半导体装置的形成方法。首先可沉积纳米晶体高介电常数薄膜作为介电材料的非晶形基质层，并且可在非晶形基质层中形成悬浮的自包含纳米晶体区。如此一来，非晶形基质层材料将自包含纳米晶体区彼此分隔，从而避免在介电层内形成晶界作为漏电及/或氧化剂路径。可将掺杂注入进入介电材料中，且自包含纳米晶体区的晶相可被修改以改变高介电常数介电材料的介电常数及/或介电材料的铁电性质中的一种或多种。
-
公开(公告)号：CN118213327A
公开(公告)日：2024-06-18
申请号：CN202410203689.1
申请日：2024-02-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 本文公开了用于堆叠器件结构的偶极工程技术。根据本公开实施例的各个方面，示例性偶极工程技术包括：(1)至少形成具有不同图案并且覆盖一些晶体管(但不是其它晶体管)的栅极介电层的两个图案化偶极掺杂剂源层；(2)实施热驱入工艺(例如，偶极驱入退火)；以及(3)在去除偶极掺杂剂源层之后，形成用于晶体管的栅电极，其中相同的栅电极材料用于晶体管。图案化偶极掺杂剂源层的厚度和/或材料特性(例如，偶极掺杂剂)和/或热驱入工艺的参数可以配置为实现期望的阈值电压。这样的技术可以提供2N个阈值电压(Vt)，其中N是形成在晶体管的栅极介电层上以调整其阈值电压的图案化偶极掺杂剂源层的数量。本申请的实施例还涉及形成半导体器件的方法。
-
Patent Agency Ranking
公开(公告)号：CN113809015B
公开(公告)日：2023-09-22
申请号：CN202110644015.1
申请日：2021-06-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本公开提供了用于功函数工程的三层高k栅极介电堆叠。一种形成半导体结构的方法包括：分别在衬底的NMOS区域和PMOS区域中提供第一沟道层和第二沟道层；在第一沟道层和第二沟道层上方沉积包括氧化铪的第一层；在第二沟道层上方而不在第一沟道层上方形成第一偶极图案；通过退火将来自第一偶极图案的第一金属驱动到第一层中；去除第一偶极图案；在第一层上方以及在第一沟道层和第二沟道层上方沉积包括氧化铪的第二层；在第二层和第一沟道层上方而不在第二沟道层上方形成第二偶极图案；通过退火将来自第二偶极图案的第二金属驱动到第二层中；去除第二偶极图案；以及在第二层上方以及在第一沟道层和第二沟道层上方沉积包含氧化铪的第三层。
-
公开(公告)号：CN116666306A
公开(公告)日：2023-08-29
申请号：CN202310388319.5
申请日：2023-04-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开涉及半导体器件及其制造方法。提供了半导体器件和制造具有不同阈值电压的半导体器件的方法。在实施例中，通过偶极子材料的沉积、扩散和去除来调谐各个半导体器件的阈值电压，以便在不同的晶体管内提供不同的偶极子区域。这些不同的偶极子区域使得不同的晶体管具有不同的阈值电压。
-
公开(公告)号：CN116544234A
公开(公告)日：2023-08-04
申请号：CN202310292622.5
申请日：2023-03-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本申请公开了具有掺杂栅极电介质层的半导体器件及其形成方法。在实施例中，提供了包括第一掺杂栅极电介质层和第二掺杂栅极电介质层的半导体器件，其中第一掺杂栅极电介质层和第二掺杂栅极电介质层包括掺杂有偶极掺杂剂的高k材料。第一掺杂栅极电介质层中的偶极掺杂剂的浓度大于第二掺杂栅极电介质层的偶极掺杂剂的第二浓度，第一掺杂栅极电介质层中的偶极掺杂剂的浓度峰值比第二掺杂栅极电介质层中的偶极掺杂剂的浓度峰值深。第一栅极电极在第一掺杂栅极电介质层之上，与第一栅极电极相同宽度的第二栅极电极在第二掺杂栅极电介质层之上。
-
公开(公告)号：CN113809015A
公开(公告)日：2021-12-17
申请号：CN202110644015.1
申请日：2021-06-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本公开提供了用于功函数工程的三层高k栅极介电堆叠。一种形成半导体结构的方法包括：分别在衬底的NMOS区域和PMOS区域中提供第一沟道层和第二沟道层；在第一沟道层和第二沟道层上方沉积包括氧化铪的第一层；在第二沟道层上方而不在第一沟道层上方形成第一偶极图案；通过退火将来自第一偶极图案的第一金属驱动到第一层中；去除第一偶极图案；在第一层上方以及在第一沟道层和第二沟道层上方沉积包括氧化铪的第二层；在第二层和第一沟道层上方而不在第二沟道层上方形成第二偶极图案；通过退火将来自第二偶极图案的第二金属驱动到第二层中；去除第二偶极图案；以及在第二层上方以及在第一沟道层和第二沟道层上方沉积包含氧化铪的第三层。
-
公开(公告)号：CN113257898A
公开(公告)日：2021-08-13
申请号：CN202110029535.1
申请日：2021-01-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/06 , H01L21/02
Abstract: 本公开涉及偶极设计高K栅极电介质及其形成方法。一种方法，包括：在第一半导体区域上形成氧化物层，以及在氧化物层之上沉积第一高k电介质层。第一高k电介质层由第一高k电介质材料形成。该方法还包括在第一高k电介质层之上沉积第二高k电介质层，其中，第二高k电介质层由不同于第一高k电介质材料的第二高k电介质材料形成，在从第一高k电介质层和第二高k电介质层中选择的层之上并与该层相接触地沉积偶极膜，执行退火工艺以将偶极膜中的偶极掺杂剂驱入到该层中，去除偶极膜，以及在第二高k电介质层之上形成栅极电极。
-
-
-
-
-
-
-
-
-
Search Results
17
records
(took 0.036 seconds)
