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公开(公告)号：CN112542544B
公开(公告)日：2024-09-24
申请号：CN202010265592.5
申请日：2020-04-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H10N97/00
Abstract: 本申请的各个实施例针对一种形成金属‑绝缘体‑金属(MIM)电容器的方法，MIM电容器包括增强的界面层以减少击穿故障。在一些实施例中，在衬底上方沉积底部电极层。在底部电极层的顶面上形成原生氧化物层，原生氧化物层与顶面具有第一粘附强度。执行等离子体处理工艺以用界面层代替原生氧化物层。界面层是导电的并且与底部电极层的顶面具有第二粘附强度，并且第二粘附强度大于第一粘附强度。在界面层上沉积绝缘体层。在绝缘体层上沉积顶部电极层。图案化顶部电极层、底部电极层、绝缘体层和界面层以形成MIM电容器。本发明的实施例还涉及金属‑绝缘体‑金属电容器。
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公开(公告)号：CN117995695A
公开(公告)日：2024-05-07
申请号：CN202311506447.1
申请日：2023-11-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文描述的一些实施包括形成集成电路的方法。此方法包括使用支撑填充混合物，其包括在半导体衬底的堆叠的侧向间隙区中以及沿着半导体衬底的堆叠的周边区的各种类型的复合颗粒的组合。组合中包含的一种类型的复合颗粒可以是尺寸相对较小，并包含光滑的表面，可允许复合颗粒深入到侧向间隙区中。包含多种类型的复合颗粒组合的支撑填充混合物的特性可以控制下游制造期间的热诱导应力，以减少支撑填充混合物及/或半导体衬底的堆叠中出现缺陷的可能性。
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公开(公告)号：CN113555343B
公开(公告)日：2024-05-07
申请号：CN202110243890.9
申请日：2021-03-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L29/778 , H01L21/683 , H01L21/768 , H01L21/335
Abstract: 本发明的各种实施例涉及一种集成电路(IC)芯片，包括倒置并覆盖在凹入半导体衬底顶部的介电区上的半导体器件。互连结构覆盖在半导体衬底和介电区上，还包括金属间介电(IMD)层。IMD层接合到半导体衬底顶部并容纳焊盘。半导体层覆盖在互连结构上，并且半导体器件在半导体层中并位于半导体层与互连结构之间。半导体器件包括第一源极/漏极电极，第一源极/漏极电极覆盖在介电区上，并且进一步覆盖在焊盘上并电耦合到焊盘。介电区可减小衬底电容以降低衬底功率损耗，例如，介电区可以是腔或介电层。接触件穿过半导体层延伸至焊盘。本发明的各种实施例还涉及形成集成电路芯片的方法。
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公开(公告)号：CN110875387B
公开(公告)日：2024-02-23
申请号：CN201910768191.9
申请日：2019-08-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/778 , H01L21/335
Abstract: 本申请的各个实施例针对包括晶种缓冲层的III‑V族器件，该晶种缓冲层是掺杂的并且直接位于硅衬底上。在一些实施例中，III‑V族器件包括硅衬底、晶种缓冲层、异质结结构、一对源极/漏极电极和栅电极。晶种缓冲层位于硅衬底上面并且直接接触硅衬底。此外，晶种缓冲层包括掺杂有p型掺杂剂的III族氮化物(例如，AlN)。异质结结构位于晶种缓冲层上面。源极/漏极电极位于异质结结构上面。栅电极位于异质结结构上面、横向位于源极/漏极电极之间。p型掺杂剂防止沿着硅衬底和晶种缓冲层直接接触的界面在硅衬底中形成二维空穴气体(2DHG)。本申请的实施例提供了半导体器件和用于形成半导体器件的方法。
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公开(公告)号：CN115513136A
公开(公告)日：2022-12-23
申请号：CN202210150371.2
申请日：2022-02-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/78 , H01L21/8234
Abstract: 一种半导体装置的制造方法至少包括以下步骤。提供牺牲衬底。在牺牲衬底上形成外延层。在外延层上形成刻蚀终止层。将碳原子植入到刻蚀终止层中。在刻蚀终止层上形成顶盖层以及元件层。将处置衬底接合到元件层。从处置衬底移除牺牲衬底、外延层以及具有碳原子的刻蚀终止层。
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公开(公告)号：CN113555343A
公开(公告)日：2021-10-26
申请号：CN202110243890.9
申请日：2021-03-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L29/778 , H01L21/683 , H01L21/768 , H01L21/335
Abstract: 本发明的各种实施例涉及一种集成电路(IC)芯片，包括倒置并覆盖在凹入半导体衬底顶部的介电区上的半导体器件。互连结构覆盖在半导体衬底和介电区上，还包括金属间介电(IMD)层。IMD层接合到半导体衬底顶部并容纳焊盘。半导体层覆盖在互连结构上，并且半导体器件在半导体层中并位于半导体层与互连结构之间。半导体器件包括第一源极/漏极电极，第一源极/漏极电极覆盖在介电区上，并且进一步覆盖在焊盘上并电耦合到焊盘。介电区可减小衬底电容以降低衬底功率损耗，例如，介电区可以是腔或介电层。接触件穿过半导体层延伸至焊盘。本发明的各种实施例还涉及形成集成电路芯片的方法。
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公开(公告)号：CN109727907B
公开(公告)日：2021-07-27
申请号：CN201811278765.6
申请日：2018-10-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 本发明实施例涉及绝缘体上硅衬底、半导体装置及其制造方法。一种绝缘体上硅SOI衬底，其包含半导体衬底及多层多晶硅结构。所述多层多晶硅结构放置于所述半导体衬底上方。所述多层多晶硅结构包含：多个多晶硅层，其彼此堆叠；及原生氧化物层，其在多晶硅层的各相邻对之间。
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公开(公告)号：CN112441552A
公开(公告)日：2021-03-05
申请号：CN202010657012.7
申请日：2020-07-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，本公开涉及一种包括梳状结构的微机电系统(MEMS)梳状致动器。所述梳状结构包括：支撑层，具有第一材料；以及多个突起物，在第一方向上远离支撑层的第一表面延伸。所述多个突起物也由第一材料制成。所述多个突起物沿与支撑层的第一表面平行的第二方向分隔开。所述微机电系统梳状致动器还可包括介电衬垫结构，介电衬垫结构连续地且完全地覆盖支撑层的第一表面及所述多个突起物的多个外表面。所述介电衬垫结构包括连续地连接所述多个突起物中的至少两个突起物的最顶表面的连接部分。
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公开(公告)号：CN107026198B
公开(公告)日：2020-10-13
申请号：CN201611127831.0
申请日：2016-12-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/778 , H01L29/78 , H01L21/336 , H01L21/335 , H01L29/06
Abstract: 本发明实施例提供一种半导体结构及其制造方法，其包含衬底、所述衬底上方的具有第一带隙的第一III‑V层、以及所述第一III‑V层上方的具有第二带隙的第二III‑V层。所述第二III‑V层包含与所述第一III‑V层接触的第一表面以及与所述第一表面对置的第二表面。所述第二表面处的所述第二带隙大于所述第一表面处的所述第二带隙。本发明实施例还提供上述半导体结构的制造方法。
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公开(公告)号：CN110875387A
公开(公告)日：2020-03-10
申请号：CN201910768191.9
申请日：2019-08-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/778 , H01L21/335
Abstract: 本申请的各个实施例针对包括晶种缓冲层的III-V族器件，该晶种缓冲层是掺杂的并且直接位于硅衬底上。在一些实施例中，III-V族器件包括硅衬底、晶种缓冲层、异质结结构、一对源极/漏极电极和栅电极。晶种缓冲层位于硅衬底上面并且直接接触硅衬底。此外，晶种缓冲层包括掺杂有p型掺杂剂的III族氮化物(例如，AlN)。异质结结构位于晶种缓冲层上面。源极/漏极电极位于异质结结构上面。栅电极位于异质结结构上面、横向位于源极/漏极电极之间。p型掺杂剂防止沿着硅衬底和晶种缓冲层直接接触的界面在硅衬底中形成二维空穴气体(2DHG)。本申请的实施例提供了半导体器件和用于形成半导体器件的方法。
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