公开(公告)号：CN118866857A

公开(公告)日：2024-10-29

申请号：CN202310489424.8

申请日：2023-04-28

申请人： 深圳赛意法微电子有限公司 ,  意法半导体国际有限公司

发明人： 刘谦 ,  R·蒂齐亚尼

IPC分类号： H01L23/498 ,  H01L23/538 ,  H01L25/07 ,  H01L21/48 ,  H01L21/768

摘要： 本公开的实施例涉及半导体封装、形成半导体封装的方法和功率模块。例如，提供了一种半导体封装。该半导体封装可以包括芯片层级，具有第一侧和与所述第一侧相对的第二侧，所述芯片层级包括多个功率管，每个功率管在第一侧处布置有源极和栅极。此外，该半导体封装还可以包括第一导电层级，第一导电层级包括与栅极电连接的栅极连接部和与源极电连接的源极连接部。该半导体封装进一步包括第二导电层级，包括与栅极连接部电连接的栅极引出部和与源极连接部电连接的源极引出部，第一导电层级位于第二导电层级和芯片层级之间。本公开的实施例可以通过改善半导体封装中的每个功率管的栅极和源极到达相应点位的导电路径的一致性来提升产品的工作性能表现。

公开(公告)号：CN110138361B

公开(公告)日：2024-10-25

申请号：CN201811326134.7

申请日：2018-11-08

申请人： 意法半导体国际有限公司

发明人： A·K·特里帕希 ,  A·弗玛 ,  A·格罗弗 ,  D·K·比哈尼 ,  T·罗伊 ,  T·阿格拉瓦尔

IPC分类号： H03K3/3562 ,  G11C16/30

摘要： 本公开涉及低压主从触发器，具体涉及一种主从触发器存储电路，其在主锁存的输入处具有部分传送门晶体管。部分传送门晶体管包括上拉时钟使能晶体管，用于选择性地将测试开关的高输出耦合至主锁存器的输入。主锁存器的输入还直接耦合至部分传送门周围的测试开关的低输出。此外，提供了一种修改的电路布局，其中主锁存器具有三个反相器。第一反相器耦合至主锁存器的输入。第二和第三反相器耦合至第一反相器的输出，第二反相器具有耦合至第一反相器的输入的输出，并且第三反相器具有耦合至主锁存器的输出的输出。第一和第二反相器是时钟使能的，并且第三反相器是复位使能的。

公开(公告)号：CN112527242B

公开(公告)日：2024-10-01

申请号：CN202010978470.0

申请日：2020-09-17

申请人： 意法半导体国际有限公司

发明人： A·巴尔 ,  R·辛格

IPC分类号： G06F7/544 ,  H03B28/00

摘要： 本公开的实施例涉及递归正弦波合成器的高吞吐量并行架构。第一乘法器将第一输入与第一系数相乘，并且第一加法器将第二输入与第一乘法器的输出求和以生成第一输出。第二乘法器将第三输入与第二系数相乘，第三乘法器将第四输入与第三系数相乘，并且第二加法器将第二和第三乘法器的输出求和以生成第二输出。从第一输出导出第二和第三输入，并且从第二输出导出第一和第四输入。第一和第二输出分别生成第一和第二数字正弦波的数字值。

公开(公告)号：CN110417405B

公开(公告)日：2024-09-06

申请号：CN201910242357.3

申请日：2019-03-28

申请人： 意法半导体国际有限公司

发明人： N·古普塔 ,  K·K·特亚吉

IPC分类号： H03L7/083 ,  H03L7/10

摘要： 一种PLL包括接收输入信号和反馈信号并且产生控制信号的相位频率检测器(PFD)。电荷泵接收控制信号并且产生初始VCO控制。环路滤波器基于初始VCO控制生成精细VCO控制和中间输出。粗略控制电路包括：积分器，该积分器具有接收中间输出的第一输入、第二输入，并且生成粗略VCO控制；将参考电压耦合到第二输入的第一开关；对积分器的输出进行缓冲的缓冲器；以及将积分器的输出耦合到积分器的第二输入的第二开关。VCO接收精细VCO控制和粗略VCO控制，并且生成具有基于精细VCO控制和粗略VCO控制的频率的输出信号。反馈路径接收输出信号并且产生反馈信号。

公开(公告)号：CN113724755B

公开(公告)日：2024-08-27

申请号：CN202110558365.6

申请日：2021-05-21

申请人： 意法半导体股份有限公司 ,  意法半导体国际有限公司

发明人： F·E·C·迪塞格尼 ,  L·卡佩奇 ,  M·卡里希米 ,  V·拉纳 ,  C·托尔蒂

IPC分类号： G11C13/00

摘要： 本公开的各实施例涉及具有程序驱动器电路的非易失性存储器设备，包括：呈行和列的存储器单元阵列；多条局部位线，每列的存储器单元被耦合到对应的局部位线；多条主位线，每条主位线可耦合到对应的局部位线子集；多个程序驱动器电路，每个程序驱动器电路具有对应的输出节点并且在对应的输出节点中注入编程电流，每个输出节点可耦合到对应的主位线子集。每个程序驱动器电路还包括对应的限制器电路，对应的限制器电路针对对应的子集的每条主位线被电耦合到对应的感应节点，对应的感应节点的电压在写入期间取决于对应的主位线上的电压。在对应的感应节点中的任何感应节点上的电压超过参考电压的情况下，每个限制器电路关断对应的编程电流。

公开(公告)号：CN110138381B

公开(公告)日：2024-08-16

申请号：CN201910397658.3

申请日：2015-12-30

申请人： 意法半导体国际有限公司

发明人： A·拉希里

IPC分类号： H03L7/089

摘要： 一种锁相环包括鉴频鉴相器(PFD)，该鉴频鉴相器比较输入信号和反馈信号的相位并且从其生成多个控制信号。与该PFD串联的衰减电路包括在压控振荡器(VCO)控制节点与地之间的滤波器。放大器被耦接至该VCO控制节点。阻抗网络被耦接至该VCO控制节点并且具有阻抗元件，该阻抗元件被耦接至第一电流源，使得当多个控制信号指示该输入信号的相位超前于该反馈信号的相位时在该VCO控制节点处的电压增加，并且该阻抗元件被耦接至第二电流源，使得当多个控制信号指示滞后相位时在该VCO控制节点处的电压减小。VCO被耦接至该VCO控制节点以生成输出信号，其中该输出信号的相位匹配该输入信号的相位。该反馈信号是基于该输出信号的。

公开(公告)号：CN113078899B

公开(公告)日：2024-07-19

申请号：CN202110006288.3

申请日：2021-01-05

申请人： 意法半导体国际有限公司

发明人： R·辛格 ,  A·巴尔

IPC分类号： H03L7/085

摘要： 本公开涉及时钟和数据恢复电路。第一采样电路响应于采样时钟的第一边沿而获取所接收的串行数据流的第一相移样本，并且第一比较器电路确定多个第一相移样本是否具有相同的逻辑状态。第二采样电路响应于采样时钟的与第一边沿相反的第二边沿，获取所接收的串行数据流的第二相移样本，并且第二比较器电路确定第二相移样本是否具有相同的逻辑状态。然后，响应于由第一和第二比较器电路做出的确定，选择第一样本之一或第二样本之一。串行至并行转换器电路生成包括第一样本和第二样本中的所选择的一个样本的输出字。

公开(公告)号：CN110401438B

公开(公告)日：2024-07-19

申请号：CN201910329056.4

申请日：2019-04-23

申请人： 意法半导体国际有限公司

发明人： R·库马尔

IPC分类号： H03K19/0185 ,  H03K19/20

摘要： 一种电平移位电路，所述电平移位电路接收第一输入信号和所述第一输入信号的互补作为输入，并且生成电平移位的第一输出信号和所述第一输出信号的互补作为输出。电平移位电路包括支持本体偏置的多个晶体管。根据第一输入信号和第一输出信号的逻辑组合来生成施加至那些晶体管中的某些晶体管的一组本体偏置信号。根据第一输入信号的互补和第一输出信号的互补的逻辑组合来生成施加至那些晶体管中的某些另外的晶体管的另一组本体偏置信号。施加至电平移位电路的晶体管的有条件本体偏置使该电路在非常低的电源电压电平下可操作以用于电平移位。

公开(公告)号：CN114428470B

公开(公告)日：2024-07-16

申请号：CN202111265209.7

申请日：2021-10-28

申请人： 意法半导体国际有限公司 ,  意法半导体应用有限公司 ,  意法半导体股份有限公司

发明人： A·K·戈亚尔 ,  D·巴兰瓦尔 ,  T·舒曼特 ,  N·B·格罗西尔

IPC分类号： G05B19/042

摘要： 本公开的实施例涉及在外部工具中的高速调试延迟补偿。一种测试工具，包括时钟生成电路，生成测试时钟以及经由测试时钟输出焊盘输出测试时钟；数据处理电路装置，由测试时钟计时；以及数据输出电路装置，接收从数据处理电路装置输出的数据以及经由输入/输出(IO)焊盘输出数据，数据输出电路装置由测试时钟计时。测试工具也包括可编程延迟电路，生成测试时钟的延迟版本；以及数据输入电路装置，接收经由IO焊盘输入的数据，数据输入电路由测试时钟的延迟版本计时。测试时钟的延迟版本被延迟，以补偿在经由测试时钟输出焊盘向外部计算机传输测试时钟的脉冲与经由IO焊盘接收从外部计算机输入的数据之间的延迟。

公开(公告)号：CN110197276B

公开(公告)日：2024-03-22

申请号：CN201910143139.4

申请日：2019-02-26

申请人： 意法半导体国际有限公司 ,  意法半导体股份有限公司

发明人： S·P·辛格 ,  T·勃伊施 ,  G·德索利

IPC分类号： G06N3/063 ,  G06N3/08 ,  G06N3/0464

摘要： 本公开涉及用于深度学习加速的数据体雕刻器。设备的实施例包括板载存储器、应用处理器、数字信号处理器(DSP)集群、可配置的加速器框架(CAF)和至少一个通信总线架构。通信总线将应用处理器、DSP集群和CAF通信地耦合到板载存储器。CAF包括可重配置的流交换器和数据体雕刻单元，其具有耦合到可重配置的流交换器的输入和输出。数据体雕刻单元具有计数器、比较器和控制器。数据体雕刻单元被布置为接收形成三维(3D)特征图的特征图数据的流。3D特征图被形成为多个二维(2D)数据平面。数据体雕刻单元还被布置为标识3D特征图内的3D体，3D体在尺寸上小于3D特征图、并且从3D特征图隔离在3D体内的数据以用于在深度学习算法中进行处理。