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公开(公告)号：CN116594468A
公开(公告)日：2023-08-15
申请号：CN202310096316.4
申请日：2023-02-10
申请人： 意法半导体国际有限公司
摘要： 本公开涉及低开销均步数字接口。集成电路包括第一子系统，该第一子系统包括被配置为生成第一时钟信号的第一时钟发生器。所述集成电路还包含第二子系统，所述第二子系统包含被配置为产生第二时钟信号的第二时钟发生器。第一子系统包括被配置为检测第二时钟信号的边沿的边沿检测器。第一时钟发生器基于第二时钟信号的边沿生成相对于第二时钟信号具有选择相位的第一时钟信号。
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公开(公告)号：CN115826677A
公开(公告)日：2023-03-21
申请号：CN202211054195.9
申请日：2022-08-30
申请人： 意法半导体国际有限公司
IPC分类号： G06F1/12 , G06F15/163
摘要： 本公开涉及具有低功率同步电路装置的设备及相关方法。一种设备包括与第一时间域相关联的输入数据线和与第二时间域相关联的输出数据线。同步电路装置被耦合在输入数据线和输出数据线之间。同步电路装置被时钟生成电路装置生成的同步时钟信号驱动。时钟生成电路装置被耦合到输入数据线和同步电路装置。在操作中，时钟生成电路装置检测多个输入数据线上的信号转换。时钟生成电路装置基于检测到的转换、第一时间域的时钟信号和第二时间域的时钟信号生成驱动同步电路装置的同步时钟信号。
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公开(公告)号：CN115706586A
公开(公告)日：2023-02-17
申请号：CN202210977390.2
申请日：2022-08-15
申请人： 意法半导体国际有限公司
IPC分类号： H03M3/00
摘要： 本公开的各实施例总体上涉及低功率和高速数据加权平均(DWA)到二进制转换器电路。将数据加权平均(DWA)数据字从标准或规范形式一元码格式首先转换为备选或空间形式一元码格式的温度计控制字。将温度计控制字从备选或空间形式一元码格式其次转换为对应二进制字。
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公开(公告)号：CN115250121A
公开(公告)日：2022-10-28
申请号：CN202210444184.5
申请日：2022-04-25
申请人： 意法半导体国际有限公司
IPC分类号： H03M3/00
摘要： 本公开的实施例涉及用于连续时间Δ∑DELTA SIGMA模数转换器的片上测试架构。一种集成电路包括连续时间Δ∑模数转换器(CTDS ADC)和用于测试CTDS ADC的测试电路。测试电路将多比特数字参考数据转换为单比特数字流。然后，测试电路将单比特数字流传递至有限脉冲响应数模转换器(FIR DAC)。FIR DAC将单比特数字流转换为模拟测试信号。然后，模拟测试信号被传递至CTDSADC。CTDS ADC将模拟测试信号转换为数字测试信号。测试电路分析数字测试数据以确定CTDS ADC的准确性。
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公开(公告)号：CN113381754B
公开(公告)日：2024-08-06
申请号：CN202110256367.X
申请日：2021-03-09
申请人： 意法半导体国际有限公司
IPC分类号： H03L7/18
摘要： 本公开的实施例涉及用于芯片复位架构的时钟延迟电路。一种集成电路包括多个触发器和用于复位触发器的全局复位网络。集成电路包括同步时钟延迟电路，该同步时钟延迟电路响应于全局复位信号延迟提供给触发器的时钟信号中的转变。在时钟信号的转变中的延迟确保所有触发器在相同的延迟时钟周期内接收到全局复位信号，并且触发器在时钟信号的上升边沿或下降边沿期间不接收全局复位信号。
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公开(公告)号：CN117472826A
公开(公告)日：2024-01-30
申请号：CN202310932862.7
申请日：2023-07-27
申请人： 意法半导体国际有限公司
摘要： 本公开的实施例涉及多个数据通道之间的偏离的控制。提供了用于控制多个数据通道之间的偏离的方法和装置。在该方法和装置中，第一数据通道控制级基于第一数据通道时钟控制第一数据通过第一数据通道的输出，并且第二数据通道控制级基于第二数据通道时钟，控制第二数据通过第二数据通道的输出。在该方法和装置中，第一设备与系统时钟相关联，并且被配置为生成用于通过第一和第二数据通道输出的第一和第二数据。时钟控制级使得第一和第二数据通道时钟彼此偏移固定的持续时间，固定的持续时间是系统时钟的周期持续时间的整数部分。
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公开(公告)号：CN116800225A
公开(公告)日：2023-09-22
申请号：CN202310277155.9
申请日：2023-03-21
申请人： 意法半导体国际有限公司
摘要： 本公开涉及插值滤波器装置，系统和方法。一种方法基于输入信号生成延迟信号，并对延迟信号应用向量幅值缩放，从而生成一个或多个向量幅值缩放信号。输入信号被加到一个或多个向量幅值缩放信号，生成一个或多个相移信号。将补偿缩放应用于一个或多个相移信号，生成一个或多个补偿信号。组合输入信号和一个或多个补偿信号，生成插值输出信号。该方法可以由装置或系统来实现。
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公开(公告)号：CN116184051A
公开(公告)日：2023-05-30
申请号：CN202211504327.3
申请日：2022-11-28
申请人： 意法半导体国际有限公司
摘要： 本公开的各实施例总体上涉及时钟相位噪声测量电路及方法。使用抖动时钟信号中存在的抖动进行测量。由抖动时钟信号计时的数字正弦信号发生器电路生成与正弦波形相对应的脉冲密度调制(PDM)信号。PDM信号由sigma‑delta调制器电路转换为具有数字值输出的振荡频率信号，数字值指示振荡频率信号相位。响应于抖动时钟信号，指示振荡频率信号相位的数值被采样。数字差分器电路确定指示振荡频率信号相位的数字值的连续样本之间的数字差。数字差由数字信号处理电路处理来生成频谱，并从信噪比中确定抖动时钟信号中抖动的测量值。
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公开(公告)号：CN115694426A
公开(公告)日：2023-02-03
申请号：CN202210896382.5
申请日：2022-07-28
申请人： 意法半导体国际有限公司
IPC分类号： H03H17/02
摘要： 本公开的实施例涉及低功率有限脉冲响应滤波器。有限脉冲响应(FIR)滤波器包括多个寄存器。每个寄存器的数据输入端子直接耦联到FIR滤波器的输入。在滤波器时钟信号的每个时钟周期上，将新数据值传递到每个寄存器。在每个时钟周期上，只有一个寄存器处理数据值。环形计数器耦联到寄存器并且确定在每个时钟周期上哪个寄存器处理数据值。
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公开(公告)号：CN114691583A
公开(公告)日：2022-07-01
申请号：CN202111638418.1
申请日：2021-12-29
申请人： 意法半导体国际有限公司
摘要： 本公开的实施例涉及用于将源同步数据路径与未知时钟相位对接的数据桥。集成电路包括第一子系统，第一子系统包括被配置为生成第一时钟信号的第一时钟发生器。集成电路还包括第二子系统，第二子系统包括被配置为生成第二时钟信号的第二时钟发生器。第一子系统包括时钟边沿选择器，时钟边沿选择器被配置为确定在第一时钟信号和第二时钟信号之间的相位差并且基于相位差，选择第二时钟信号的上升边沿或下降边沿来控制从第一子系统输出到第二子系统的数据。
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