基于低速时钟同步高速时钟的系统及其方法、装置、介质

    公开(公告)号:CN119556766A

    公开(公告)日:2025-03-04

    申请号:CN202411534869.4

    申请日:2024-10-31

    Inventor: 庞贤明 张华赞

    Abstract: 本发明提出了基于低速时钟同步高速时钟的系统及其方法、装置、介质,该系统包括外部时钟源和多个接收设备,在接收设备中,响应于外部时钟的上升沿向同步仲裁器输出上升沿采集信号,对内部时钟的触发沿计数达到周期计数值后向同步仲裁器输出周期完成信号,其中,周期计数值用于表征内部时钟和外部时钟的周期倍数值;当周期完成信号和上升沿采集信号不同时到达同步仲裁器,通过同步处理器对后级处理器的进行时钟同步。根据本发明实施例的技术方案,同步仲裁器根据周期完成信号和上升沿采集信号不同时到达确定出现频偏,触发同步处理器对后级处理器实现时钟同步,从而实现一个外部时钟对任意数量的接收设备进行跨板同步,降低硬件复杂度和成本。

    用于SOC芯片的复位系统
    2.
    发明公开

    公开(公告)号:CN119536483A

    公开(公告)日:2025-02-28

    申请号:CN202411516523.1

    申请日:2024-10-29

    Inventor: 邬友䘵

    Abstract: 本发明公开了一种用于SOC芯片的复位系统,其包括复位信号产生模块、第一与门、时钟开关模块及第一同步模块,复位信号产生模块根据外部模拟电压与数字电压产生复位模拟信号与复位数字信号,复位模拟信号与复位数字信号均输入第一与门,第一与门输出时钟控制信号至时钟开关模块,当外部时钟信号输入时钟开关模块时,时钟开关模块将外部时钟信号输入至第一同步模块,外部复位信号输入至第一同步模块,第一同步模块在接收到外部时钟信号时将外部复位信号输出为第一复位控制信号,第一复位信号输入至SOC芯片以对SOC芯片进行复位。本发明的复位系统在复位时外部时钟信号不能进入系统,减少了整个系统的功耗,且消除了系统的亚稳态,提高了系统的应用范围。

    一种串口数据唤醒电路及方法
    3.
    发明公开

    公开(公告)号:CN119420326A

    公开(公告)日:2025-02-11

    申请号:CN202411466529.2

    申请日:2024-10-21

    Inventor: 谈林涛 王云峰

    Abstract: 本发明公开了一种串口数据唤醒电路,涉及休眠唤醒领域,该串口数据唤醒电路包括:中断唤醒模块,用于使用源信号RX作为唤醒源,输出至唤醒CPU的IO引脚;同步信号生成模块,用于基于源信号RX的下降沿,产生一个一定脉宽的单一脉冲作为同步脉冲,输出给位移驱动生成模块;位移驱动生成模块,用于接收到同步脉冲时,产生位移脉冲,使得数据缓存位移模块进行一次锁存并位移;本发明的有益效果是:本发明在源信号RX唤醒CPU后时,经过同步信号生成模块、位移驱动生成模块、数据缓存位移模块来延时驱动CPU进行数据通信,在延时结束后,CPU已经进入正常工作模式,便可以进行串口数据正常接收,电路设计简洁,便于推广。

    基于FPGA的时钟同步方法及系统
    4.
    发明公开

    公开(公告)号:CN119292414A

    公开(公告)日:2025-01-10

    申请号:CN202411247833.8

    申请日:2024-09-06

    Inventor: 万瑞罡

    Abstract: 本发明公开了基于FPGA的时钟同步方法及系统,包括:获取同步信号的频率及本地时钟信号的周期,以通过FPGA的第一内部逻辑对所述本地时钟信号进行第一分频处理,获得第一时钟信号;通过所述FPGA的第二内部逻辑计算所述第一时钟信号与所述同步信号的相位差及频率差;根据所述频率差及所述相位差,通过所述FPGA的第一内部逻辑和所述第二内部逻辑实现所述本地时钟信号与所述同步信号的同步锁定,并输出同步后的时钟信号,以降低时钟同步的成本。其中,时钟同步仅依靠FPGA软逻辑以纯数字的方式实现,而不依赖于额外的模拟电路。

    测量时钟信号之间相位差的方法、电子设备及其存储介质

    公开(公告)号:CN119249990A

    公开(公告)日:2025-01-03

    申请号:CN202411286967.0

    申请日:2024-09-13

    Inventor: 于承轩 李旭

    Abstract: 本发明涉及芯片设计技术领域,特别是涉及测量时钟信号之间相位差的方法、电子设备及其存储介质,其通过refclk对相位不同但频率为同频或者倍频关系的两个时钟信号进行同步采样,分别生成第一电平信号和第二电平信号;当所述第一电平信号有效时,开始计数;当第二电平信号有效时,结束计数,得到有效计数值;根据有效计数值、refclk的时钟周期、所述两个时钟信号的时钟周期计算得到所述两个时钟信号之间的相位差。相对比现有技术中通过示波器测量相位差的方式,该系统能够不依赖于人工操作且精准的获取相位差。

    时钟数据恢复装置及方法
    6.
    发明公开

    公开(公告)号:CN119226215A

    公开(公告)日:2024-12-31

    申请号:CN202411755404.1

    申请日:2024-12-02

    Inventor: 张越超

    Abstract: 本申请公开了时钟数据恢复装置,差分转换模块将串行信号转换为单比特信号,延时模块对单比特信号进行处理得到延时数据信号,通过采样模块采样获取目标采样数据,跳变沿检测模块对目标采样数据异或操作,得到当前数据跳变相位信息,存储模块存储采样相位与理想数据跳变相位序列的映射关系,相位调整模块确定当前采样相位对应的理想数据跳变相位序列,将当前数据跳变相位信息进行调整,基于调整后的数据跳变相位信息在相位调整表中查找采样相位偏移结果,基于查找结果调整当前采样相位,获取最佳采样相位,数据时钟恢复模块基于最佳采样相位对目标采样数据进行数据和时钟恢复,从而能够迅速锁定所要恢复的时钟,提高了时钟锁定的效率。

    片上系统、时钟门控组件、多路复用器组件以及分频组件

    公开(公告)号:CN108345351B

    公开(公告)日:2024-12-31

    申请号:CN201710608445.1

    申请日:2017-07-24

    Abstract: 本发明提供一种片上系统、一种时钟门控组件、一种时钟多路复用器组件以及一种时钟分频组件。片上系统包含多个知识产权块和时钟管理单元,时钟管理单元被配置成对知识产权块中的至少一个执行时钟门控。知识产权块和时钟管理单元使用完全握手方法彼此连接。完整握手方法可以包含以下项中的至少一个:知识产权块将请求信号发送到时钟管理单元以开始提供时钟信号或停止提供时钟信号;以及响应于接收请求信号,时钟管理单元将确认信号发送到对应知识产权块。本发明的片上系统的消耗功率低,且本发明的驱动片上系统的方法可以防止片上系统消耗太多功率。

    一种时钟校准方法、装置和时钟源系统

    公开(公告)号:CN119200747A

    公开(公告)日:2024-12-27

    申请号:CN202411324701.0

    申请日:2024-09-23

    Inventor: 许锦维

    Abstract: 本申请涉及时钟信号处理技术领域,公开了一种时钟校准方法、装置和时钟源系统,该时钟校准方法包括:获取输入信号,对输入信号进行分频处理,得到同步信号;在每次接收到同步信号时,依据时钟源系统当前的时钟信号,开始计数并记录下一同步信号到达时当前周期捕获的实际计数值;将每个周期的实际计数值与预设计数值进行比较,得到每个周期的偏差值;根据每个周期的偏差值确定每个周期的校准值;根据每个周期的校准值对时钟信号进行逐步校准,直至与目标时钟同步。该时钟校准方法实现时钟源系统的时钟恢复功能,并且实现过程简便、占用资源少、不影响微控制器效率和稳定可靠。

    基于FPGA的数据同步控制方法、装置、存储介质及电子设备

    公开(公告)号:CN118915892B

    公开(公告)日:2024-12-24

    申请号:CN202411413060.6

    申请日:2024-10-11

    Abstract: 本公开涉及示波器技术领域,尤其涉及一种基于FPGA的数据同步控制方法、装置、存储介质及电子设备。该方法应用于FPGA并行采样系统,包括:获取多个采集板的控制命令信号集;基于目标处理板对控制命令信号集进行同步处理,得到的同步信号包;基于同步信号包进行多采集板同步采样,得到采样数据;对采样数据中的波形数据进行数据处理,得到多核预存储数据;基于同步信号包和FPGA并行采样系统的外部存储器,对多核预存储数据进行同步存储操作或同步读取操作。如此,通过同步控制,解决了现有技术中数据在存储和读取过程中因不同步导致的数据错乱、失效等问题,满足了高速、大容量数据存储的需求。

    异步时钟的基于FSM的时钟切换
    10.
    发明公开

    公开(公告)号:CN119137561A

    公开(公告)日:2024-12-13

    申请号:CN202380037464.7

    申请日:2023-05-15

    Abstract: 本公开的各方面提供了一种设备。在一个实例中,设备(20)包括与振荡器(273)和一或多个电路单元(230,240,250,260)耦合的时钟切换电路(22)。所述时钟切换电路被配置成从所述振荡器接收一组频率信号(282,283,284),向所述一或多个电路单元提供上行链路主时钟信号(281)和使能信号(285,286),所述使能信号与所述上行链路主时钟信号同步确定,从所述一或多个电路单元或时钟管理电路接收时钟频率请求,基于所述一组频率信号中的第一信号提供所述上行链路主时钟信号,并且根据所述时钟频率请求,确定是继续基于所述第一信号提供所述上行链路主时钟信号还是基于所述一组频率信号中的第二信号提供所述上行链路主时钟信号。

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