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公开(公告)号：CN117751337B
公开(公告)日：2025-02-25
申请号：CN202280053950.3
申请日：2022-07-11
Applicant: 高通股份有限公司
IPC: G06F1/10
Abstract: 各种实施方案包括用于在多小芯片系统中提供基于睡眠时钟边沿的全局计数器同步的方法和系统。一种片上系统(SoC)可包括第一小芯片，该第一小芯片包括第一小芯片全局计数器子系统；以及第二小芯片，该第二小芯片包括第二小芯片全局计数器子系统。该SoC还可包括通信地耦合该第一小芯片和该第二小芯片的接口总线，以及被配置为向该第一小芯片和该第二小芯片提供睡眠时钟的功率管理集成电路(PMIC)。该第一小芯片可被配置为跨该接口总线将全局计数器同步脉冲触发传输到该第二小芯片。该第二小芯片可被配置为响应于接收该全局计数器同步脉冲触发来在该睡眠时钟的睡眠时钟同步边沿处将全局计数器同步值加载到该第二小芯片全局计数器子系统中。
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公开(公告)号：CN114740948B
公开(公告)日：2025-01-17
申请号：CN202210402386.3
申请日：2022-04-18
Applicant: 西安全志科技有限公司
Abstract: 本发明公开了一种时钟分频方法及装置，该方法包括：获取时钟频率信息；对时钟频率信息进行计算划分处理，得到分频比区域信息；分频比区域信息表征NM类型时钟结构体所需求的分频系数的区域范围；对分频比区域信息进行计算查找处理，得到最佳分频比信息；最佳分频比信息用于指示设置NM类型时钟结构体。可见，本发明能够通过对时钟频率信息进行计算划分处理和计算查找处理，得到用于指示设置NM类型时钟结构体的最佳分频比信息，有利于减少对分频系数的遍历范围，提高最佳分频比计算效率，从而降低CPU的负载。
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公开(公告)号：CN112486246B
公开(公告)日：2024-12-31
申请号：CN201910867426.X
申请日：2019-09-12
Applicant: 中兴通讯股份有限公司
Inventor： 续博雄
Abstract: 本发明实施例提供的一种时钟延时检测、补偿方法、装置、终端及可读存储介质，该时钟延时检测方法通过第一物理链路将第一同步时钟传输给待检测时钟模块，接收待检测时钟模块通过第二物理链路所传输的根据第一同步时钟的相位调整后的反馈时钟，进而通过反馈时钟、自还回时钟以及第一物理链路所对应的延时参数以及所述第二物理链路所对应的延时参数来确定待检测时钟模块的延时。本发明还提供了一种时钟延时检测、补偿方法、装置、终端及可读存储介质，通过将主时钟模块本身存在的延时以及由于第一物理链路和第二物理链路的物理特性导致的延时均计算在内，可以进一步降低检测交换机设备时钟分发带来的延时的误差，从而提高时钟延时检测的精度。
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公开(公告)号：CN118939230A
公开(公告)日：2024-11-12
申请号：CN202411378818.7
申请日：2024-09-30
Applicant: 合肥智芯半导体有限公司 , 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
Abstract: 本发明公开了一种涉及集成电路技术领域的FIFO存储器读写处理电路和芯片，所述FIFO存储器读写处理电路包括：写操作控制模块、读操作控制模块、可配置模块、空满状态判断模块和双端口存取的FIFO存储器，其中，写操作控制模块用于控制通信模块的写接口的工作，读操作控制模块用于控制通信模块的读接口的工作，可配置模块用于配置时钟同步和分配每个通信模块在FIFO存储器中的地址范围，空满状态判断模块用于判断通信模块的存储空间的空满状态，双端口存取的FIFO存储器支持不同通信模块的读写操作。采用该FIFO存储器读写处理电路能够动态配置通信模块所使用的FIFO存储器的大小，提高FIFO存储器的存储资源利用率，并且还能支持不同时钟域的通信模块的读写操作。
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公开(公告)号：CN118473628B
公开(公告)日：2024-10-11
申请号：CN202410917450.0
申请日：2024-07-10
Applicant: 此芯科技(无锡)有限公司 , 此芯半导体设计(上海)有限公司
Inventor： 陈明明
Abstract: 本发明提出一种偏斜消除方法、系统及电子设备，偏斜消除系统包括DPHY接收端、偏斜消除装置以及目标终端，偏斜消除装置包括数据检测单元和数据处理单元，数据检测单元与DPHY接收端之间设置有M条数据线，数据处理单元分别与数据检测单元和目标终端连接；数据检测单元用于将DPHY接收端通过第i条目标数据线传输的有效数据写入第i个目标FIFO中；数据处理单元用于在所有的目标FIFO均非空时，将所有的目标FIFO中的数据同步发送给目标终端。可以保障目标终端接收到对齐后的数据，即完成多条目标数据线上的数据对齐工作，以保障数据传输的正确性和稳定性。
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Patent Agency Ranking
公开(公告)号：CN118708018A
公开(公告)日：2024-09-27
申请号：CN202410763643.5
申请日：2024-06-13
Applicant: 海光信息技术股份有限公司
Abstract: 本申请涉及一种时钟调整电路、SOC芯片及电子设备，属于电子电路领域。时钟调整电路包括：第一时钟管理模块、第二时钟管理模块、第一时间数字转换器、第二时间数字转换器以及控制器。第一时钟管理模块被配置为调整输入时钟信号的相位延时，并基于调整后的输入时钟信号生成第一时钟信号。第二时钟管理模块被配置为调整输入时钟信号的相位延时，并基于调整后的输入时钟信号生成第二时钟信号。第一时间数字转换器被配置为检测输入自身的两时钟信号的相位差，得到第一检测值。第二时间数字转换器被配置为检测输入自身的两时钟信号的相位差，得到第二检测值。控制器被配置为基于第一检测值、第二检测值，调整第一时钟管理模块和/或第二时钟管理模块的相位延迟，以使第一时钟信号和第二时钟信号的相位同步。本申请能够减小芯片内部时钟之间的时钟skew(偏斜)。
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公开(公告)号：CN110598369B
公开(公告)日：2024-09-27
申请号：CN201910992946.3
申请日：2019-10-18
Applicant: 深圳忆联信息系统有限公司
IPC: G06F30/3312 , G06F1/10
Abstract: 本发明涉及一种时钟电路结构，包括一个或一个以上的输入单元，输出选择器，及输出反相器；所述输入单元包括输入选择器，及输入反相器；所述输入选择器的输入端用于接收原时钟脉冲信号，输出端与所述输入反相器的输入端连接，输入反相器的输出端与所述输出选择器的输入端连接，输出选择器的输出端与输出反相器的输入端连接，输出反相器的输出端用于输出偏移后的时钟脉冲信号。本发明解决了时钟电路中多路选择时，时钟向一个方向偏移的问题，保证时钟占空比为50％。
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公开(公告)号：CN118575148A
公开(公告)日：2024-08-30
申请号：CN202280089629.0
申请日：2022-12-08
Applicant: 马维尔亚洲私人有限公司
Abstract: 一种多通道集成电路收发器设备包括第一集成电路裸片和第二集成电路裸片，第一集成电路裸片和第二集成电路裸片各自具有第一多个发送块/接收块对和第二多个发送块/接收块对。第一裸片上的第一多个块对和第二裸片上的第二多个块对中的每个相应的发送块和每个相应的接收块包括相应的数字时钟生成电路装置。该设备还包括数字时钟分配电路装置，用于将由第一多个块对和第二多个块对中的一者中的一个相应的接收块输出的数字时钟信号分配给该多个块对中的两个块对中的发送块，用于由该多个块对中的两个块对的该发送块中的每个发送块中的相应数字时钟生成电路装置用作基准时钟。其中每个多个发送块/接收块对包括N个块对，两个裸片一起形成单个2N通道设备。
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公开(公告)号：CN117590897B
公开(公告)日：2024-08-06
申请号：CN202311574513.9
申请日：2023-11-23
Applicant: 北京国科天迅科技股份有限公司
IPC: G06F1/10
Abstract: 本申请涉及一种芯片及芯片控制方法。所述芯片包括采样模块，采样模块用于接收目标芯片发送的芯片反馈时钟及输入数据，基于芯片反馈时钟确定接收时钟，基于接收时钟对所述输入数据进行采样，得到采样数据，并将采样数据发送至目标模块。其中，接收时钟和芯片反馈时钟的相位差为预设相位差，且预设相位差是根据芯片的建立时间及保持时间确定的。采用本芯片能够提高在目标芯片超频的情况下主控芯片采集数据的稳定性。
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公开(公告)号：CN118349079A
公开(公告)日：2024-07-16
申请号：CN202410392543.6
申请日：2024-04-01
Applicant: 珠海奔图电子有限公司
Inventor： 柳琛
IPC: G06F1/10
Abstract: 本申请实施例提供的一种实时时钟校准方法、装置、电子设备及存储介质，包括：获取实时时钟在历史时间段内产生的累计误差；根据历史时间段内的累计误差，对当前时间段内实时时钟的计时时间进行调整；其中，历史时间段和当前时间段相等。在本申请实施例中，获取历史时间段内产生的累计误差，并通过历史时间段内的累计误差，对当前时间段内实时时钟的计时时间进行调整。该校准方式不需要使用网络，且不需要用户频繁的校准时间，提高了用户的体验感。
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