信号处理电路、信号处理方法和信号处理芯片

    公开(公告)号:CN117591065B

    公开(公告)日:2024-06-18

    申请号:CN202311585189.0

    申请日:2023-11-24

    IPC分类号: G06F7/50 G06F7/548 G06F17/14

    摘要: 本申请涉及一种信号处理电路、信号处理方法和信号处理芯片,在信号处理电路中包括信号输入模块、运算模块、信号输出模块,该电路还包括控制模块,控制模块用于确定配置参数,并根据配置参数确定运算模块的目标工作模式;信号输入模块用于输入待处理的原始信号;运算模块用于根据目标工作模式控制各计算单元对原始信号执行与目标工作模式对应的信号处理运算,得到运算结果;信号输出模块用于输出与目标工作模式对应的运算结果。本申请的信号处理电路通过对运算模块中计算单元的复用,在不同工作模式下控制计算单元进行与工作模式对应的运算,大大减少电路的面积,功耗低,可靠性高。

    基于事件触发的降低FPGA功耗的装置

    公开(公告)号:CN117785297A

    公开(公告)日:2024-03-29

    申请号:CN202311542098.9

    申请日:2023-11-17

    IPC分类号: G06F9/4401 G06F5/06

    摘要: 本发明提供一种基于事件触发的降低FPGA功耗的装置,涉及FPGA技术领域,该装置包括:PMU和多个用于数据处理的功能模块;所述PMU中包括多个门控模块,每个所述门控模块与一个所述功能模块相对应;任一门控模块用于根据前级功能模块输出的写使能信号、所述前级功能模块的FIFO输出的空信号、以及当前功能模块输出的完成信号,输出门控时钟信号至所述当前功能模块以及所述当前功能模块的FIFO的写时钟端,以控制所述当前功能模块的时钟开启或关闭。可实现极限敏感度的休眠‑唤醒,进一步压榨功耗下限,并且这种休眠‑唤醒不是基于整个FPGA芯片的,而是基于模块的,颗粒度更细,因此低功耗控制更加精细。

    FPGA管脚分配方法、装置及存储介质

    公开(公告)号:CN117556759A

    公开(公告)日:2024-02-13

    申请号:CN202311540711.3

    申请日:2023-11-17

    IPC分类号: G06F30/347 G06F18/241

    摘要: 本申请实施例提供一种FPGA管脚分配方法、装置及存储介质,属于电数字数据处理技术领域,所述方法包括:获取FPGA管脚的分配信息,所述分配信息包括电磁干扰信息;基于所述电磁干扰信息中的骚扰源信息、耦合途径信息和敏感模块信息,进行所述FPGA管脚的分配。本申请实施例提供的FPGA管脚分配方法、装置及存储介质,通过对电磁场理论的应用,可以根据电磁干扰信息中的骚扰源信息、耦合途径信息和敏感模块信息对FPGA管脚进行分配,从而可以解决高频、低频信号域串扰等看不见的问题,提高FPGA系统的稳定性。

    多模耦合器、数据传输系统和数据传输控制方法

    公开(公告)号:CN118659945B

    公开(公告)日:2024-10-29

    申请号:CN202411134811.0

    申请日:2024-08-19

    IPC分类号: H04L12/40 H03K19/0175

    摘要: 本发明涉及一种多模耦合器、数据传输系统和数据传输控制方法,所述多模耦合器用于连接通信总线与数据收发节点,多模耦合器配置有数据输入端、数据输出端、数据耦合端和模式控制端,数据输入端和数据输出端均与通信总线连接,数据耦合端与数据收发节点连接,模式控制端用于接入控制信号,其中,多模耦合器用于根据控制信号调整通过数据输出端耦合电流的大小,具有将数据输入端接收的数据传输到数据输出端和数据耦合端输出的广播模式,以及将数据耦合端接收的数据传输到数据输入端和数据输出端输出的全向收发模式,实现了在广播模式和全向收发模式之间的灵活切换,克服了现有技术中的复杂判断步骤和通信延迟问题,显著提升了通信效率和系统性能。

    算法芯片集群调度方法、装置、计算机设备和存储介质

    公开(公告)号:CN117271100A

    公开(公告)日:2023-12-22

    申请号:CN202311553183.5

    申请日:2023-11-21

    IPC分类号: G06F9/48

    摘要: 本申请涉及一种算法芯片集群调度方法、装置、计算机设备和存储介质。方法包括:获取待发送的多个调度数据包、以及每个算法芯片的算法逻辑信息,并识别每个调度数据包对应的算法芯片和调度次序;基于各算法逻辑信息、以及各调度次序,将各调度数据包,发送至各算法芯片,并采集各算法芯片的运行信息,从而识别各算法芯片的工作状态信息、以及每个调度数据包的处理进度信息;筛选各异常调度数据包,并识别各异常调度数据包的数据量;重新确定各异常调度数据包的新调度次序;基于各异常调度数据包的新调度次序,重新发送各异常调度数据包,并返回上述步骤,直到所有调度数据包均完成处理。采用本方法能够提升对算法芯片集群的调度效率。

    实现串行数据传输的装置
    10.
    发明授权

    公开(公告)号:CN116668235B

    公开(公告)日:2023-12-22

    申请号:CN202310956688.X

    申请日:2023-08-01

    IPC分类号: H04L12/40

    摘要: 本发明提供一种实现串行数据传输的装置,涉及数字信息传输技术领域,所述装置包括:一个主控节点、至少一个定向耦合器、至少一个功分器和至少一个从节点;主控节点连接总线;每个定向耦合器的第一端和第二端均连接所述总线;每个定向耦合器的第三端均与一个功分器的主端连接;功分器的每个分端连接一个从节点。本发明利用定向耦合器主路衰减小的优点,将定向耦合器的第一端和第二端连接总线;利用功分器扩充节点多的优点,将定向耦合器的第三端连接功分器,功分器连接从节点,从而高效扩充从节点数量,非常适合量大的从节点数应用。