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公开(公告)号：CN118971908B
公开(公告)日：2025-03-21
申请号：CN202411436708.1
申请日：2024-10-15
Applicant: 北京国科天迅科技股份有限公司
Abstract: 本发明提供一种无线传感器、无线传感器网络及其交互方法，发明实施例提供的无线传感器包括接收机、发射机、第一天线、第一开关模块、计数控制模块以及状态控制模块，其通过计数的方法来控制收射开关，使得收发共用一个天线，减小了节点尺寸，如此设计的无线传感器节点耗能小，满足节点的低功耗和小型化要求。
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公开(公告)号：CN118842675B
公开(公告)日：2025-02-14
申请号：CN202411313449.3
申请日：2024-09-20
Applicant: 北京国科天迅科技股份有限公司
IPC: H04L12/437
Abstract: 本发明提供一种网络拓扑节点及其通信方法、使用该节点的双向环网，涉及网络信息传输技术领域，所述网络拓扑节点包括：网络拓扑节点切换为网络控制器时，通过发送接口向邻接网络拓扑节点发送数据至目标网络拓扑节点，通过接收接口接收目标网络拓扑节点返回的响应；网络拓扑节点切换为网络终端时，通过接收接口接收邻接网络拓扑节点发送的数据，若数据的地址非本网络拓扑节点，通过发送接口转发数据至另一邻接网络拓扑节点，若数据的地址为本网络拓扑节点，生成响应发送至邻接网络拓扑节点，直至响应返回至网络控制器；通过接收接口接收邻接网络拓扑节点发送的响应，通过发送接口转发响应至另一邻接网络拓扑节点，直至响应返回至网络控制器。
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公开(公告)号：CN118214397B
公开(公告)日：2024-09-20
申请号：CN202410630644.2
申请日：2024-05-21
Applicant: 北京国科天迅科技股份有限公司
Abstract: 本发明提供一种数字电路辅助的自适应CTLE系统，涉及线性均衡技术领域，该系统包括依次连接的信号输入端、VGA、CTLE和输出级，还包括低频增益调节回路和均衡增益调节回路；低频增益调节回路用于获取VGA的输出信号，并将VGA的输出信号通过低通滤波器获得低频信号，根据低频信号调节VGA的增益值；均衡增益调节回路用于获取CTLE的输出信号，并将CTLE的输出信号通过高通滤波器获得高频信号，根据高频信号调节CTLE的增益值。相比直接CTLE均衡，能够提高高频信号输出信噪比，并且VGA和CTLE均可自适应调节，增益和均衡目标程度可控制，系统稳定，此外还可降低输入信号的要求，得到质量最优的输出信号。
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公开(公告)号：CN118152325A
公开(公告)日：2024-06-07
申请号：CN202410585138.6
申请日：2024-05-11
Applicant: 北京国科天迅科技股份有限公司
Abstract: 本申请涉及一种串行数据传输装置。该装置包括：第一从节点，用于获取待传输数据，待传输数据包括第二从节点的编号；根据第二从节点和第一从节点的节点编号选择第一数据传输方向，并通过第一从节点的第一自适应全向耦合器根据第一数据传输方向将待传输数据发送至第二从节点；第二从节点，用于通过第二自适应全向耦合器接收待传输数据；根据待传输数据中的测试数据相位选择第二数据传输方向，并在识别到待传输数据中的编号为第二从节点的编号时，通过第二自适应全向耦合器根据第二数据传输方向发送应答数据至第一从节点；第一从节点，用于在接收到应答数据后，与第二从节点进行数据传输。采用本方法能够使得从节点准确获知互通节点信号的输入端口。
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公开(公告)号：CN117787168A
公开(公告)日：2024-03-29
申请号：CN202311525411.8
申请日：2023-11-15
Applicant: 北京国科天迅科技股份有限公司
IPC: G06F30/343 , G06F15/78
Abstract: 本发明提供一种FPGA的速度等级确定方法、装置及电子设备，涉及集成电路技术领域，其中方法包括：基于目标FPGA中的查找表LUT，得到组合逻辑环电路；基于所述组合逻辑环电路，确定所述目标FPGA的延迟值；基于所述目标FPGA的延迟值，确定所述目标FPGA的实际速度等级。从而可以根据目标FPGA的实际速度等级来生产相应的产品，保障FPGA芯片相关产品的性能质量。
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Patent Agency Ranking
公开(公告)号：CN118827278B
公开(公告)日：2025-02-14
申请号：CN202411290286.1
申请日：2024-09-14
Applicant: 北京国科天迅科技股份有限公司
IPC: H04L12/437
Abstract: 本发明提供一种双向环网及其通信方法、支持双向环网的交换机，其中双向环网包括多个呈环形连接的节点，每个节点包括第一端口和第二端口，每个端口包括接收接口和发送接口；对于每个节点：通过所述第一端口的接收接口接收上游节点的正向数据，并依次经由第一端口的发送接口、第二端口的接收接口以及第二端口的发送接口将正向数据发送至下游节点；通过第二端口的接收接口接收下游节点的反向数据，并依次经由第二端口的发送接口、第一端口的接收接口以及所述第一端口的发送接口将反向数据发送至上游节点；从而形成双向环网的结构，可以同时沿正向和方向传递数据，避免了某个节点发生故障时会导致整个网络的瘫痪，保证了环网的可靠性和稳定性。
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公开(公告)号：CN118413461B
公开(公告)日：2024-10-11
申请号：CN202410869454.6
申请日：2024-07-01
Applicant: 北京国科天迅科技股份有限公司
Abstract: 本发明提供一种总线型网络的节点端口故障检测方法、装置及电子设备，涉及串行数据传输技术领域，其中，所述方法包括：调用端口检测电路与运行中所述总线型网络的待检测节点端口进行连接，并获取与所述端口检测电路对应的参考电平；获取所述总线型网络的待检测节点端口的节点端口电平；根据所述参考电平和所述节点端口电平，确定所述端口检测电路的目标输出结果，并基于所述目标输出结果确定所述待检测节点端口的节点端口故障类型。实现在不中断总线型网络工作的情况下，高效、准确检测节点端口的故障类型。
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公开(公告)号：CN117590897B
公开(公告)日：2024-08-06
申请号：CN202311574513.9
申请日：2023-11-23
Applicant: 北京国科天迅科技股份有限公司
IPC: G06F1/10
Abstract: 本申请涉及一种芯片及芯片控制方法。所述芯片包括采样模块，采样模块用于接收目标芯片发送的芯片反馈时钟及输入数据，基于芯片反馈时钟确定接收时钟，基于接收时钟对所述输入数据进行采样，得到采样数据，并将采样数据发送至目标模块。其中，接收时钟和芯片反馈时钟的相位差为预设相位差，且预设相位差是根据芯片的建立时间及保持时间确定的。采用本芯片能够提高在目标芯片超频的情况下主控芯片采集数据的稳定性。
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公开(公告)号：CN118101799A
公开(公告)日：2024-05-28
申请号：CN202410486996.5
申请日：2024-04-22
Applicant: 北京国科天迅科技股份有限公司
IPC: H04L69/22 , H04L69/00 , H04B10/278
Abstract: 本申请涉及一种FC‑AE协议处理器及数据传输方法。FC‑AE协议处理器包括第一光处理模块、指令处理模块、第二光处理模块及数据处理模块，其中，第一光处理模块用于接收第一光信号，根据第一光信号解析得到待解析指令，并将待解析指令发送至指令处理模块；指令处理模块用于根据待解析指令解析得到第一指令数据，并将指令数据存储至第一存储器；第二光处理模块用于接收第二光信号，根据第二光信号解析得到待解析数据，并将待解析数据发送至数据处理模块；数据处理模块用于根据待解析数据解析得到第一传输数据，并将第一传输数据存储至第二存储器。采用本方法能够同时在FC‑AE网络中传输指令和数据。
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公开(公告)号：CN117811539A
公开(公告)日：2024-04-02
申请号：CN202311543004.X
申请日：2023-11-17
Applicant: 北京国科天迅科技股份有限公司
Abstract: 本发明提供一种FPGA时钟无毛刺切换电路，涉及FPGA技术领域，该电路包括：第一时钟电路，第一时钟电路包括第一与门、第一CDC处理电路和第一D触发器；第二时钟电路，第二时钟电路包括反相器、第二与门、第二CDC处理电路和第二D触发器；以及BUFGCTRL单元。通过合理利用现有FPGA的基础原语器件BUFGCTRL，结合ASIC专有芯片才有的无相关时钟切换free‑glitch电路设计思路，可以有效解决现有门控时钟技术存在的skew、jitters、glitch等问题，从而实现FPGA时钟无毛刺切换，并为变频FPGA低功耗技术提供了设计上的强有力的基础。
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