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公开(公告)号：CN116069720A
公开(公告)日：2023-05-05
申请号：CN202211347879.8
申请日：2022-10-31
申请人： 意法半导体股份有限公司 , 意法半导体应用有限公司 , 意法半导体国际有限公司
IPC分类号： G06F15/78
摘要： 本公开的实施例涉及用于准备跟踪数据的系统和方法。跟踪数据准备电路包括：过滤电路，用于接收被跟踪存储器写入数据，以及先进先出缓冲器，与过滤电路耦接以接收由过滤电路过滤的被选择的存储器写入数据。该跟踪数据准备电路还包括数据压缩电路，该数据压缩电路用于向将被选择的存储写入数据进行归组的封装电路提供封装数据。
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公开(公告)号：CN114428470A
公开(公告)日：2022-05-03
申请号：CN202111265209.7
申请日：2021-10-28
申请人： 意法半导体国际有限公司 , 意法半导体应用有限公司 , 意法半导体股份有限公司
IPC分类号： G05B19/042
摘要： 本公开的实施例涉及在外部工具中的高速调试延迟补偿。一种测试工具，包括时钟生成电路，生成测试时钟以及经由测试时钟输出焊盘输出测试时钟；数据处理电路装置，由测试时钟计时；以及数据输出电路装置，接收从数据处理电路装置输出的数据以及经由输入/输出(IO)焊盘输出数据，数据输出电路装置由测试时钟计时。测试工具也包括可编程延迟电路，生成测试时钟的延迟版本；以及数据输入电路装置，接收经由IO焊盘输入的数据，数据输入电路由测试时钟的延迟版本计时。测试时钟的延迟版本被延迟，以补偿在经由测试时钟输出焊盘向外部计算机传输测试时钟的脉冲与经由IO焊盘接收从外部计算机输入的数据之间的延迟。
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公开(公告)号：CN114428470B
公开(公告)日：2024-07-16
申请号：CN202111265209.7
申请日：2021-10-28
申请人： 意法半导体国际有限公司 , 意法半导体应用有限公司 , 意法半导体股份有限公司
IPC分类号： G05B19/042
摘要： 本公开的实施例涉及在外部工具中的高速调试延迟补偿。一种测试工具，包括时钟生成电路，生成测试时钟以及经由测试时钟输出焊盘输出测试时钟；数据处理电路装置，由测试时钟计时；以及数据输出电路装置，接收从数据处理电路装置输出的数据以及经由输入/输出(IO)焊盘输出数据，数据输出电路装置由测试时钟计时。测试工具也包括可编程延迟电路，生成测试时钟的延迟版本；以及数据输入电路装置，接收经由IO焊盘输入的数据，数据输入电路由测试时钟的延迟版本计时。测试时钟的延迟版本被延迟，以补偿在经由测试时钟输出焊盘向外部计算机传输测试时钟的脉冲与经由IO焊盘接收从外部计算机输入的数据之间的延迟。
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公开(公告)号：CN116070192A
公开(公告)日：2023-05-05
申请号：CN202211338499.8
申请日：2022-10-28
申请人： 意法半导体应用有限公司 , 意法半导体国际有限公司
摘要： 本公开的各实施例总体上涉及针对多个开发端口的中央控制器。一种片上系统，包括针对被配置为接收第一开发工具的第一开发端口的第一端口控制器以及针对被配置为接收第二开发工具的第二开发端口的第二端口控制器。片上系统还包括与第一端口控制器通信的中央控制器、第二端口控制器和安全子系统。中央控制器被配置为管理安全子系统和第一开发工具之间的身份验证交换以及安全子系统和第二开发工具之间的身份验证交换。
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公开(公告)号：CN114816863A
公开(公告)日：2022-07-29
申请号：CN202210062330.8
申请日：2022-01-19
申请人： 意法半导体国际有限公司
发明人： A·K·戈亚尔
摘要： 本公开的各实施例涉及毛刺抑制装置和方法。装置包括主核处理器，被配置为通过第一主缓冲器接收第一信号、通过第二主缓冲器接收第二信号、通过第三主缓冲器接收第三信号并且通过第四主缓冲器接收第四信号；影子核处理器，被配置为通过第一影子缓冲器接收第一信号、通过第二影子缓冲器接收第二信号、通过第三影子缓冲器接收第三信号并且通过第四影子缓冲器接收第四信号；以及第一毛刺抑制缓冲器，被耦合到第一主缓冲器的输入和第一影子缓冲器的输入的公共节点。
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公开(公告)号：CN115701876A
公开(公告)日：2023-02-14
申请号：CN202210882726.7
申请日：2022-07-26
申请人： 意法半导体国际有限公司
摘要： 本公开的实施例涉及针对基于锁存器的存储器来减少面积的ATPG测试方法。本文公开了逻辑电路和技术，逻辑电路和技术用于操作该硬件，以使得能够从锁存器构建先进先出(FIFO)缓冲器，同时允许对那些锁存器的使能引脚进行固定1(stuck‑at‑1)故障测试，以及测试通过FIFO缓冲器的各个点处的数据路径。
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