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公开(公告)号：CN116204473A
公开(公告)日：2023-06-02
申请号：CN202211534369.1
申请日：2022-11-29
申请人： 意法半导体股份有限公司 , 意法半导体应用有限公司 , 意法半导体国际有限公司
摘要： 本公开的实施例涉及处理系统、相关集成电路、设备和方法。在一实施例中，处理系统包括：多个存储元件，每个存储元件包括锁存器或触发器且被配置为接收包括数据位的写入请求并将所接收的数据位存储到锁存器或触发器；非易失性存储器，其被配置为存储多个存储元件的数据位；硬件配置电路，其被配置为从非易失性存储器读取数据位并生成写入请求以便将数据位存储到存储元件；以及硬件电路，其被配置为依据存储到多个存储元件的第一存储元件的锁存器或触发器的逻辑电平而改变操作。其中，第一存储元件包括另一锁存器或另一触发器，并且被配置为响应于写请求将所接收的数据位的反相版本存储到另一锁存器或另一触发器。
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公开(公告)号：CN114428470A
公开(公告)日：2022-05-03
申请号：CN202111265209.7
申请日：2021-10-28
申请人： 意法半导体国际有限公司 , 意法半导体应用有限公司 , 意法半导体股份有限公司
IPC分类号： G05B19/042
摘要： 本公开的实施例涉及在外部工具中的高速调试延迟补偿。一种测试工具，包括时钟生成电路，生成测试时钟以及经由测试时钟输出焊盘输出测试时钟；数据处理电路装置，由测试时钟计时；以及数据输出电路装置，接收从数据处理电路装置输出的数据以及经由输入/输出(IO)焊盘输出数据，数据输出电路装置由测试时钟计时。测试工具也包括可编程延迟电路，生成测试时钟的延迟版本；以及数据输入电路装置，接收经由IO焊盘输入的数据，数据输入电路由测试时钟的延迟版本计时。测试时钟的延迟版本被延迟，以补偿在经由测试时钟输出焊盘向外部计算机传输测试时钟的脉冲与经由IO焊盘接收从外部计算机输入的数据之间的延迟。
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公开(公告)号：CN114428470B
公开(公告)日：2024-07-16
申请号：CN202111265209.7
申请日：2021-10-28
申请人： 意法半导体国际有限公司 , 意法半导体应用有限公司 , 意法半导体股份有限公司
IPC分类号： G05B19/042
摘要： 本公开的实施例涉及在外部工具中的高速调试延迟补偿。一种测试工具，包括时钟生成电路，生成测试时钟以及经由测试时钟输出焊盘输出测试时钟；数据处理电路装置，由测试时钟计时；以及数据输出电路装置，接收从数据处理电路装置输出的数据以及经由输入/输出(IO)焊盘输出数据，数据输出电路装置由测试时钟计时。测试工具也包括可编程延迟电路，生成测试时钟的延迟版本；以及数据输入电路装置，接收经由IO焊盘输入的数据，数据输入电路由测试时钟的延迟版本计时。测试时钟的延迟版本被延迟，以补偿在经由测试时钟输出焊盘向外部计算机传输测试时钟的脉冲与经由IO焊盘接收从外部计算机输入的数据之间的延迟。
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公开(公告)号：CN115129511A
公开(公告)日：2022-09-30
申请号：CN202210307487.2
申请日：2022-03-25
申请人： 意法半导体股份有限公司 , 意法半导体应用有限公司
发明人： R·科隆波 , N·B·格罗西尔 , F·E·C·迪塞格尼
摘要： 本公开的各实施例涉及处理系统、相关集成电路、设备和方法。一种硬件配置电路对经编码的生命周期数据进行读取和解码，并且将经解码的生命周期数据提供给硬件电路。复位电路监测经由复位端子接收的外部复位信号，并且响应于确定外部复位信号而具有第一逻辑电平，执行复位、配置和等待阶段。复位电路等待直至外部复位信号具有第二逻辑电平。通信接口在等待阶段期间被激活，并且被配置为接收请求。当请求包括给定参考密码并且复位电路处于等待阶段时，硬件验证电路生成生命周期提前请求信号。当生命周期提前请求信号被设置时，写入电路写入被存储在非易失性存储器中的经编码的生命周期数据的位，从而使生命周期提前到给定预定生命周期阶段。
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公开(公告)号：CN115129510A
公开(公告)日：2022-09-30
申请号：CN202210302361.6
申请日：2022-03-24
申请人： 意法半导体股份有限公司 , 意法半导体应用有限公司
IPC分类号： G06F11/14
摘要： 本公开的各实施例涉及处理系统、相关集成电路、设备和方法。处理系统包括复位电路、存储配置数据的存储器和将配置数据传输到配置数据客户端的硬件配置电路。系统执行复位阶段、配置阶段和软件运行时阶段。第一复位端子和第二复位端子与分别和配置数据客户端相关联的第一电路装置和第二电路装置相关联。配置数据包括第一端子和第二端子的第一模式配置数据和第二模式配置数据。复位阶段和配置阶段期间，第一电路装置激活强下拉，第二电路装置激活弱下拉。软件运行时间阶段期间，第一电路装置激活实现双向复位端子的弱下拉或者激活实现复位输出端子的弱上拉电阻，第二电路装置激活实现复位输入端子的弱上拉或者激活实现复位输出端子的强上拉。
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公开(公告)号：CN114203248A
公开(公告)日：2022-03-18
申请号：CN202111020104.5
申请日：2021-09-01
申请人： 意法半导体国际有限公司
摘要： 公开了用于捕获和传输数据错误的电路和方法。在一个实施例中，一种方法包括：利用第一错误压缩器单元(ECU)的第一缓冲器接收与第一存储器相关联的第一存储器错误分组；利用第一缓冲器接收与第二存储器相关联的第二存储器错误分组；发送用于读取第一存储器错误分组的第一读取请求；利用中央存储器错误管理单元(MEMU)的错误聚合器单元(EAU)的仲裁器接收第一读取请求；响应于接收到第一读取请求，从第一缓冲器读取第一存储器错误分组，将第一存储器错误分组发送到中央MEMU的控制器，并将第一确认发送到第一ECU；利用第一ECU接收第一确认；以及响应于接收到第一确认，发送用于读取第二存储器错误分组的第二读取请求。
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