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公开(公告)号：CN113344171A
公开(公告)日：2021-09-03
申请号：CN202110184968.4
申请日：2021-02-10
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
摘要： 本公开的实施例涉及用于神经网络参数实时动态解压缩的矢量量化解码硬件单元。电子设备的实施例包括集成电路、在集成电路中形成的可重构流开关以及多个卷积加速器和被耦合到可重构流开关的解压缩单元。解压缩单元在卷积神经网络操作过程期间实时解压缩编码内核数据。
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公开(公告)号：CN113270126A
公开(公告)日：2021-08-17
申请号：CN202110133869.3
申请日：2021-02-01
申请人： 意法半导体国际有限公司 , 意法半导体股份有限公司
摘要： 本公开的实施例涉及流访问存储器设备、系统和方法。一种系统包括随机存取存储器，该随机存取存储器被组织成可单独寻址的字。流访问控制电路装置被耦合到随机存取存储器的字线。流访问控制电路装置通过生成控制信号以驱动字线流访问确定区域的多个可单独寻址的字来对用于访问随机存取存储器的确定区域的多个可单独寻址的字的请求做出响应。该请求指示与确定区域相关联的偏移和与流访问相关联的模式。
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公开(公告)号：CN112463354A
公开(公告)日：2021-03-09
申请号：CN202010937360.X
申请日：2020-09-08
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
摘要： 本公开的实施例涉及在容错系统中以较低的Vmin操作的经标记的存储器。一种存储器管理电路装置，被布置为多个存储器单元。存储器单元被配置为以确定的电压操作。耦合到多个存储器单元的存储器管理电路装置将多个存储器单元中的第一集合标记为低电压单元，并且将多个存储器单元中的第二集合标记为高电压单元。基于标记，电源将低电压提供给存储器单元中的第一集合，并且将高电压提供给存储器单元中的第二集合。
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公开(公告)号：CN110197253A
公开(公告)日：2019-09-03
申请号：CN201910141007.8
申请日：2019-02-25
申请人： 意法半导体国际有限公司 , 意法半导体股份有限公司
摘要： 本申请涉及用于深度学习加速的算术单元。设备的实施例包括集成电路、形成在集成电路中的可重配置流开关以及耦合到可重配置流开关的算术单元。算术单元具有多个输入和至少一个输出，并且算术单元专用于多个并行运算的执行。多个并行运算中的每一个运算执行公式的一部分，所述公式为：输出＝AX+BY+C。
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公开(公告)号：CN110197111B
公开(公告)日：2024-04-12
申请号：CN201910143490.3
申请日：2019-02-26
申请人： 意法半导体国际有限公司 , 意法半导体股份有限公司
IPC分类号： G06V40/16 , G06V10/82 , G06N3/0464 , G06N3/063
摘要： 本公开涉及用于深度学习引擎的加速单元。设备的实施例包括：集成电路、形成在集成电路中的可重构流开关以及多个卷积加速器和耦合至可重构流开关的算术单元。算术单元具有至少一个输入和至少一个输出。至少一个输入被布置为接收通过所述可重构流开关传送的流数据，而至少一个输出被布置为通过所述可重构流开关来流传输结果数据。算术单元还具有多条数据路径。索条数据路径中的至少一条数据路径仅专用于执行加速以分段二阶多项式近似的形式表示的激活函数的操作。
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公开(公告)号：CN108268941B
公开(公告)日：2022-05-31
申请号：CN201710911135.7
申请日：2017-09-29
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
摘要： 本公开涉及深度卷积网络异构架构。实施例针对实现深度卷积网络异构架构的片上系统(SoC)。SoC包括系统总线、耦合到系统总线的多个可寻址存储器阵列、耦合到系统总线的至少一个应用处理器核心以及耦合到系统总线的可配置的加速器框架。可配置的加速器框架是图像和深度卷积神经网络(DCNN)协同处理系统。SoC还包括耦合到系统总线的多个数字信号处理器(DSP)，其中多个DSP与可配置的加速器框架协调功能来执行DCNN。
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公开(公告)号：CN108268941A
公开(公告)日：2018-07-10
申请号：CN201710911135.7
申请日：2017-09-29
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
CPC分类号： G06N3/063 , G06F9/44505 , G06F13/4022 , G06F15/7817 , G06F17/505 , G06F17/5054 , G06N3/04 , G06N3/0445 , G06N3/08
摘要： 本公开涉及深度卷积网络异构架构。实施例针对实现深度卷积网络异构架构的片上系统(SoC)。SoC包括系统总线、耦合到系统总线的多个可寻址存储器阵列、耦合到系统总线的至少一个应用处理器核心以及耦合到系统总线的可配置的加速器框架。可配置的加速器框架是图像和深度卷积神经网络(DCNN)协同处理系统。SoC还包括耦合到系统总线的多个数字信号处理器(DSP)，其中多个DSP与可配置的加速器框架协调功能来执行DCNN。
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公开(公告)号：CN110197276B
公开(公告)日：2024-03-22
申请号：CN201910143139.4
申请日：2019-02-26
申请人： 意法半导体国际有限公司 , 意法半导体股份有限公司
IPC分类号： G06N3/063 , G06N3/08 , G06N3/0464
摘要： 本公开涉及用于深度学习加速的数据体雕刻器。设备的实施例包括板载存储器、应用处理器、数字信号处理器(DSP)集群、可配置的加速器框架(CAF)和至少一个通信总线架构。通信总线将应用处理器、DSP集群和CAF通信地耦合到板载存储器。CAF包括可重配置的流交换器和数据体雕刻单元，其具有耦合到可重配置的流交换器的输入和输出。数据体雕刻单元具有计数器、比较器和控制器。数据体雕刻单元被布置为接收形成三维(3D)特征图的特征图数据的流。3D特征图被形成为多个二维(2D)数据平面。数据体雕刻单元还被布置为标识3D特征图内的3D体，3D体在尺寸上小于3D特征图、并且从3D特征图隔离在3D体内的数据以用于在深度学习算法中进行处理。
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公开(公告)号：CN113298228A
公开(公告)日：2021-08-24
申请号：CN202110203807.5
申请日：2021-02-23
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
摘要： 根据本公开的各实施例涉及用于深度学习加速的池化单元。卷积神经网络包括池化单元。池化单元在卷积神经网络的卷积层之间执行池化操作。池化单元包括提高卷积神经网络中的计算效率和面积效率的硬件块。
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公开(公告)号：CN110197276A
公开(公告)日：2019-09-03
申请号：CN201910143139.4
申请日：2019-02-26
申请人： 意法半导体国际有限公司 , 意法半导体股份有限公司
摘要： 本公开涉及用于深度学习加速的数据体雕刻器。设备的实施例包括板载存储器、应用处理器、数字信号处理器(DSP)集群、可配置的加速器框架(CAF)和至少一个通信总线架构。通信总线将应用处理器、DSP集群和CAF通信地耦合到板载存储器。CAF包括可重配置的流交换器和数据体雕刻单元，其具有耦合到可重配置的流交换器的输入和输出。数据体雕刻单元具有计数器、比较器和控制器。数据体雕刻单元被布置为接收形成三维(3D)特征图的特征图数据的流。3D特征图被形成为多个二维(2D)数据平面。数据体雕刻单元还被布置为标识3D特征图内的3D体，3D体在尺寸上小于3D特征图、并且从3D特征图隔离在3D体内的数据以用于在深度学习算法中进行处理。
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