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公开(公告)号：CN110197111B
公开(公告)日：2024-04-12
申请号：CN201910143490.3
申请日：2019-02-26
申请人： 意法半导体国际有限公司 , 意法半导体股份有限公司
IPC分类号： G06V40/16 , G06V10/82 , G06N3/0464 , G06N3/063
摘要： 本公开涉及用于深度学习引擎的加速单元。设备的实施例包括：集成电路、形成在集成电路中的可重构流开关以及多个卷积加速器和耦合至可重构流开关的算术单元。算术单元具有至少一个输入和至少一个输出。至少一个输入被布置为接收通过所述可重构流开关传送的流数据，而至少一个输出被布置为通过所述可重构流开关来流传输结果数据。算术单元还具有多条数据路径。索条数据路径中的至少一条数据路径仅专用于执行加速以分段二阶多项式近似的形式表示的激活函数的操作。
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公开(公告)号：CN108268943A
公开(公告)日：2018-07-10
申请号：CN201710912345.8
申请日：2017-09-29
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
CPC分类号： G06N3/063 , G06F9/44505 , G06F13/4022 , G06F15/7817 , G06F17/505 , G06F17/5054 , G06N3/04 , G06N3/0445 , G06N3/08
摘要： 本公开涉及硬件加速器引擎。实施例涉及支持深度神经网络算法卷积阶段的有效映射的硬件加速器引擎。硬件加速器引擎包括多个卷积加速器，并且多个卷积加速器中的每一个包括内核缓冲器、特征线缓冲器和多个乘法累加(MAC)单元。MAC单元被布置为对从内核缓冲器和特征线缓冲器两者接收的数据进行乘法和累加。硬件加速器引擎还包括耦合到串流开关的输出总线端口的至少一个输入总线、耦合到串流开关的输入总线端口的至少一个输出总线、或硬连线到串流开关的相应输出总线和输入总线端口的至少一个输入总线和至少一个输出总线。
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公开(公告)号：CN110197276B
公开(公告)日：2024-03-22
申请号：CN201910143139.4
申请日：2019-02-26
申请人： 意法半导体国际有限公司 , 意法半导体股份有限公司
IPC分类号： G06N3/063 , G06N3/08 , G06N3/0464
摘要： 本公开涉及用于深度学习加速的数据体雕刻器。设备的实施例包括板载存储器、应用处理器、数字信号处理器(DSP)集群、可配置的加速器框架(CAF)和至少一个通信总线架构。通信总线将应用处理器、DSP集群和CAF通信地耦合到板载存储器。CAF包括可重配置的流交换器和数据体雕刻单元，其具有耦合到可重配置的流交换器的输入和输出。数据体雕刻单元具有计数器、比较器和控制器。数据体雕刻单元被布置为接收形成三维(3D)特征图的特征图数据的流。3D特征图被形成为多个二维(2D)数据平面。数据体雕刻单元还被布置为标识3D特征图内的3D体，3D体在尺寸上小于3D特征图、并且从3D特征图隔离在3D体内的数据以用于在深度学习算法中进行处理。
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公开(公告)号：CN113298228A
公开(公告)日：2021-08-24
申请号：CN202110203807.5
申请日：2021-02-23
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
摘要： 根据本公开的各实施例涉及用于深度学习加速的池化单元。卷积神经网络包括池化单元。池化单元在卷积神经网络的卷积层之间执行池化操作。池化单元包括提高卷积神经网络中的计算效率和面积效率的硬件块。
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公开(公告)号：CN110197276A
公开(公告)日：2019-09-03
申请号：CN201910143139.4
申请日：2019-02-26
申请人： 意法半导体国际有限公司 , 意法半导体股份有限公司
摘要： 本公开涉及用于深度学习加速的数据体雕刻器。设备的实施例包括板载存储器、应用处理器、数字信号处理器(DSP)集群、可配置的加速器框架(CAF)和至少一个通信总线架构。通信总线将应用处理器、DSP集群和CAF通信地耦合到板载存储器。CAF包括可重配置的流交换器和数据体雕刻单元，其具有耦合到可重配置的流交换器的输入和输出。数据体雕刻单元具有计数器、比较器和控制器。数据体雕刻单元被布置为接收形成三维(3D)特征图的特征图数据的流。3D特征图被形成为多个二维(2D)数据平面。数据体雕刻单元还被布置为标识3D特征图内的3D体，3D体在尺寸上小于3D特征图、并且从3D特征图隔离在3D体内的数据以用于在深度学习算法中进行处理。
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公开(公告)号：CN117829225A
公开(公告)日：2024-04-05
申请号：CN202211177373.7
申请日：2022-09-26
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
IPC分类号： G06N3/063
摘要： 本公开的各实施例涉及具有再量化电路的神经网络硬件加速器电路。卷积神经网络包括卷积电路系统。卷积电路系统对输入张量值执行卷积操作。所述卷积神经网络包括再量化电路系统，再量化电路系统将从所述卷积电路系统输出的卷积值再量化。
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公开(公告)号：CN117371490A
公开(公告)日：2024-01-09
申请号：CN202310823772.4
申请日：2023-07-06
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
IPC分类号： G06N3/0464 , G06N3/063 , G06F7/523
摘要： 本公开涉及用于在卷积加速器中计算大卷积核的迭代引擎。一种卷积加速器包括特征行缓冲器、卷积核缓冲器、乘法累加集群和迭代控制电路装置。在操作中，卷积加速器将卷积核与流式特征数据张量进行卷积。卷积包括将卷积核分解为多个子卷积核，并且将子卷积核与流式特征数据张量的相应子张量迭代卷积。在操作中，迭代控制电路装置定义流式特征数据张量的相应窗口，所述窗口对应于子张量。
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公开(公告)号：CN108268943B
公开(公告)日：2022-08-23
申请号：CN201710912345.8
申请日：2017-09-29
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
摘要： 本公开涉及硬件加速器引擎。实施例涉及支持深度神经网络算法卷积阶段的有效映射的硬件加速器引擎。硬件加速器引擎包括多个卷积加速器，并且多个卷积加速器中的每一个包括内核缓冲器、特征线缓冲器和多个乘法累加(MAC)单元。MAC单元被布置为对从内核缓冲器和特征线缓冲器两者接收的数据进行乘法和累加。硬件加速器引擎还包括耦合到串流开关的输出总线端口的至少一个输入总线、耦合到串流开关的输入总线端口的至少一个输出总线、或硬连线到串流开关的相应输出总线和输入总线端口的至少一个输入总线和至少一个输出总线。
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公开(公告)号：CN114861862A
公开(公告)日：2022-08-05
申请号：CN202110691368.7
申请日：2021-06-22
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
摘要： 本公开的各实施例涉及具有嵌入式向量解压缩的卷积加速。技术和系统被提供用于实施卷积神经网络。一个或多个卷积加速器被提供，卷积加速器各自包括特征行缓冲存储器、内核缓冲存储器和被布置成将数据相乘并且累加的多个乘法累加(MAC)电路。在第一操作模式中，卷积加速器将特征数据存储在特征行缓冲存储器中并且将内核数据存储在内核数据缓冲存储器中。在第二操作模式中，卷积加速器将内核解压缩表存储在特征行缓冲存储器中。
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公开(公告)号：CN114330638A
公开(公告)日：2022-04-12
申请号：CN202111152304.6
申请日：2021-09-29
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
摘要： 本公开的各实施例涉及神经网络加速器框架中的可重新配置硬件缓冲器。一种卷积加速器框架(CAF)具有包括一个或多个卷积加速器的多个处理电路、可配置为存储可变数目的输入数据通道的数据的可重新配置硬件缓冲器、以及耦合到多个处理电路的流开关。可重新配置硬件缓冲器具有存储器和控制电路系统。可变数目的输入数据通道的数目与执行时期相关联。在执行时期的处理期间，流开关在多个处理电路中的处理电路与可重新配置硬件缓冲器之间对可变数目的输入数据通道的数据进行流传输。可重新配置硬件缓冲器的控制电路系统将存储器配置为存储可变数目的输入数据通道的数据，该配置包括将存储器的一部分分配给可变数目的输入数据通道中的每个输入数据通道。
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