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公开(公告)号：CN110138361B
公开(公告)日：2024-10-25
申请号：CN201811326134.7
申请日：2018-11-08
申请人： 意法半导体国际有限公司
IPC分类号： H03K3/3562 , G11C16/30
摘要： 本公开涉及低压主从触发器，具体涉及一种主从触发器存储电路，其在主锁存的输入处具有部分传送门晶体管。部分传送门晶体管包括上拉时钟使能晶体管，用于选择性地将测试开关的高输出耦合至主锁存器的输入。主锁存器的输入还直接耦合至部分传送门周围的测试开关的低输出。此外，提供了一种修改的电路布局，其中主锁存器具有三个反相器。第一反相器耦合至主锁存器的输入。第二和第三反相器耦合至第一反相器的输出，第二反相器具有耦合至第一反相器的输入的输出，并且第三反相器具有耦合至主锁存器的输出的输出。第一和第二反相器是时钟使能的，并且第三反相器是复位使能的。
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公开(公告)号：CN111415698A
公开(公告)日：2020-07-14
申请号：CN202010015180.6
申请日：2020-01-07
申请人： 意法半导体国际有限公司
摘要： 本公开的各实施例涉及用故障使能生成电路测试存储器安全逻辑电路内的比较器。解码器，对存储器地址进行解码并选择性地驱动存储器的选择线(诸如字线或mux线)。解码电路，对选择线上的数据进行编码以生成编码地址。编码地址和存储器地址由比较电路进行比较，以生成指示解码器是否正常操作的测试结果信号。为了测试比较电路正常操作，MBIST扫描例程的子集使编码地址从比较电路被阻塞，并且使强制信号应用在其位置中。来自扫描例程的测试信号和强制信号然后由比较电路进行比较，其中由比较电路生成的测试结果信号指示比较电路本身是否正常操作。
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公开(公告)号：CN110943719A
公开(公告)日：2020-03-31
申请号：CN201910903834.6
申请日：2019-09-24
申请人： 意法半导体国际有限公司
摘要： 本公开的实施例涉及用于存储器的内部时钟的生成中的单个位翻转的检测的电路。一种故障确定电路，包括锁存器电路，该锁存器电路从时钟锁存器接收内部时钟，该内部时钟响应于外部时钟上升而上升。响应于外部时钟的上升沿，电路生成故障标志的上升沿。如果发生了内部时钟的上升沿，则响应于内部时钟的上升沿，故障标志下降。然后，故障标志被锁存。如果时钟锁存器处于活动模式，则如果在锁存之前故障标志的下降沿没有被生成，锁存的故障标志指示时钟锁存器中的单个位翻转，并且如果时钟锁存器处于非活动模式，则如果在锁存之前故障标志的下降沿被生成，锁存的故障标志指示时钟锁存器中的单个位翻转。
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公开(公告)号：CN110138361A
公开(公告)日：2019-08-16
申请号：CN201811326134.7
申请日：2018-11-08
申请人： 意法半导体国际有限公司
IPC分类号： H03K3/3562 , G11C16/30
摘要： 本公开涉及低压主从触发器，具体涉及一种主从触发器存储电路，其在主锁存的输入处具有部分传送门晶体管。部分传送门晶体管包括上拉时钟使能晶体管，用于选择性地将测试开关的高输出耦合至主锁存器的输入。主锁存器的输入还直接耦合至部分传送门周围的测试开关的低输出。此外，提供了一种修改的电路布局，其中主锁存器具有三个反相器。第一反相器耦合至主锁存器的输入。第二和第三反相器耦合至第一反相器的输出，第二反相器具有耦合至第一反相器的输入的输出，并且第三反相器具有耦合至主锁存器的输出的输出。第一和第二反相器是时钟使能的，并且第三反相器是复位使能的。
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公开(公告)号：CN211046896U
公开(公告)日：2020-07-17
申请号：CN201921592338.5
申请日：2019-09-24
申请人： 意法半导体国际有限公司
摘要： 本公开的实施例涉及一种故障确定电路。故障确定电路，包括锁存器电路，该锁存器电路从时钟锁存器接收内部时钟，该内部时钟响应于外部时钟上升而上升。响应于外部时钟的上升沿，电路生成故障标志的上升沿。如果发生了内部时钟的上升沿，则响应于内部时钟的上升沿，故障标志下降。然后，故障标志被锁存。如果时钟锁存器处于活动模式，则如果在锁存之前故障标志的下降沿没有被生成，锁存的故障标志指示时钟锁存器中的单个位翻转，并且如果时钟锁存器处于非活动模式，则如果在锁存之前故障标志的下降沿被生成，锁存的故障标志指示时钟锁存器中的单个位翻转。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN211237730U
公开(公告)日：2020-08-11
申请号：CN202020026904.2
申请日：2020-01-07
申请人： 意法半导体国际有限公司
摘要： 本公开的各实施例涉及用于测试存储器的安全逻辑电路的电路。解码器，对存储器地址进行解码并选择性地驱动存储器的选择线(诸如字线或mux线)。解码电路，对选择线上的数据进行编码以生成编码地址。编码地址和存储器地址由比较电路进行比较，以生成指示解码器是否正常操作的测试结果信号。为了测试比较电路正常操作，MBIST扫描例程的子集使编码地址从比较电路被阻塞，并且使强制信号应用在其位置中。来自扫描例程的测试信号和强制信号然后由比较电路进行比较，其中由比较电路生成的测试结果信号指示比较电路本身是否正常操作。根据本公开的实施例的优点在于，可以准确地测试并检测比较器电路信号上的故障。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN209149823U
公开(公告)日：2019-07-23
申请号：CN201821837627.2
申请日：2018-11-08
申请人： 意法半导体国际有限公司
摘要： 本公开涉及存储设备，具体涉及低压主从触发器，更具体地涉及一种主从触发器存储电路，其在主锁存的输入处具有部分传送门晶体管。部分传送门晶体管包括上拉时钟使能晶体管，用于选择性地将测试开关的高输出耦合至主锁存器的输入。主锁存器的输入还直接耦合至部分传送门周围的测试开关的低输出。此外，提供了一种修改的电路布局，其中主锁存器具有三个反相器。第一反相器耦合至主锁存器的输入。第二和第三反相器耦合至第一反相器的输出，第二反相器具有耦合至第一反相器的输入的输出，并且第三反相器具有耦合至主锁存器的输出的输出。第一和第二反相器是时钟使能的，并且第三反相器是复位使能的。(ESM)同样的发明创造已同日申请发明专利
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