公开(公告)号：CN110138361B

公开(公告)日：2024-10-25

申请号：CN201811326134.7

申请日：2018-11-08

申请人： 意法半导体国际有限公司

发明人： A·K·特里帕希 ,  A·弗玛 ,  A·格罗弗 ,  D·K·比哈尼 ,  T·罗伊 ,  T·阿格拉瓦尔

IPC分类号： H03K3/3562 ,  G11C16/30

摘要： 本公开涉及低压主从触发器，具体涉及一种主从触发器存储电路，其在主锁存的输入处具有部分传送门晶体管。部分传送门晶体管包括上拉时钟使能晶体管，用于选择性地将测试开关的高输出耦合至主锁存器的输入。主锁存器的输入还直接耦合至部分传送门周围的测试开关的低输出。此外，提供了一种修改的电路布局，其中主锁存器具有三个反相器。第一反相器耦合至主锁存器的输入。第二和第三反相器耦合至第一反相器的输出，第二反相器具有耦合至第一反相器的输入的输出，并且第三反相器具有耦合至主锁存器的输出的输出。第一和第二反相器是时钟使能的，并且第三反相器是复位使能的。

公开(公告)号：CN110138361A

公开(公告)日：2019-08-16

申请号：CN201811326134.7

申请日：2018-11-08

申请人： 意法半导体国际有限公司

发明人： A·K·特里帕希 ,  A·弗玛 ,  A·格罗弗 ,  D·K·比哈尼 ,  T·罗伊 ,  T·阿格拉瓦尔

IPC分类号： H03K3/3562 ,  G11C16/30

摘要： 本公开涉及低压主从触发器，具体涉及一种主从触发器存储电路，其在主锁存的输入处具有部分传送门晶体管。部分传送门晶体管包括上拉时钟使能晶体管，用于选择性地将测试开关的高输出耦合至主锁存器的输入。主锁存器的输入还直接耦合至部分传送门周围的测试开关的低输出。此外，提供了一种修改的电路布局，其中主锁存器具有三个反相器。第一反相器耦合至主锁存器的输入。第二和第三反相器耦合至第一反相器的输出，第二反相器具有耦合至第一反相器的输入的输出，并且第三反相器具有耦合至主锁存器的输出的输出。第一和第二反相器是时钟使能的，并且第三反相器是复位使能的。

公开(公告)号：CN209149823U

公开(公告)日：2019-07-23

申请号：CN201821837627.2

申请日：2018-11-08

申请人： 意法半导体国际有限公司

发明人： A·K·特里帕希 ,  A·弗玛 ,  A·格罗弗 ,  D·K·比哈尼 ,  T·罗伊 ,  T·阿格拉瓦尔

IPC分类号： G11C16/12 ,  G11C16/32

摘要： 本公开涉及存储设备，具体涉及低压主从触发器，更具体地涉及一种主从触发器存储电路，其在主锁存的输入处具有部分传送门晶体管。部分传送门晶体管包括上拉时钟使能晶体管，用于选择性地将测试开关的高输出耦合至主锁存器的输入。主锁存器的输入还直接耦合至部分传送门周围的测试开关的低输出。此外，提供了一种修改的电路布局，其中主锁存器具有三个反相器。第一反相器耦合至主锁存器的输入。第二和第三反相器耦合至第一反相器的输出，第二反相器具有耦合至第一反相器的输入的输出，并且第三反相器具有耦合至主锁存器的输出的输出。第一和第二反相器是时钟使能的，并且第三反相器是复位使能的。(ESM)同样的发明创造已同日申请发明专利