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公开(公告)号：CN113724755B
公开(公告)日：2024-08-27
申请号：CN202110558365.6
申请日：2021-05-21
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
发明人： F·E·C·迪塞格尼 , L·卡佩奇 , M·卡里希米 , V·拉纳 , C·托尔蒂
IPC分类号： G11C13/00
摘要： 本公开的各实施例涉及具有程序驱动器电路的非易失性存储器设备，包括：呈行和列的存储器单元阵列；多条局部位线，每列的存储器单元被耦合到对应的局部位线；多条主位线，每条主位线可耦合到对应的局部位线子集；多个程序驱动器电路，每个程序驱动器电路具有对应的输出节点并且在对应的输出节点中注入编程电流，每个输出节点可耦合到对应的主位线子集。每个程序驱动器电路还包括对应的限制器电路，对应的限制器电路针对对应的子集的每条主位线被电耦合到对应的感应节点，对应的感应节点的电压在写入期间取决于对应的主位线上的电压。在对应的感应节点中的任何感应节点上的电压超过参考电压的情况下，每个限制器电路关断对应的编程电流。
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公开(公告)号：CN116203083A
公开(公告)日：2023-06-02
申请号：CN202211543632.3
申请日：2022-11-30
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
发明人： M·贾科米尼 , F·E·C·迪塞格尼 , R·纳尔沃 , P·K·赛尼 , M·哈雷什巴·尼兰贾尼
IPC分类号： G01N27/20
摘要： 本公开涉及半导体管芯裂纹检测器。提供了一种用于检测半导体管芯中的结构缺陷的组件。该组件包括缺陷检测传感器和微控制器。缺陷检测传感器包括半导体管芯中导电材料的多个电阻路径，每个电阻路径具有第一端和第二端，并且靠近半导体管芯的周边延伸。缺陷检测传感器包括多个信号产生结构，每个信号产生结构耦接到相应的电阻路径，并被配置为向电阻路径提供测试信号。微控制器被配置成控制信号产生结构以生成测试信号，获取每个电阻路径中的测试信号，通过对所获取的测试信号执行分析来测试电阻路径的电特性，并基于所获取的测试信号的分析结果来检测半导体管芯中结构缺陷的存在。
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公开(公告)号：CN106803429A
公开(公告)日：2017-06-06
申请号：CN201610466671.6
申请日：2016-06-23
申请人： 意法半导体国际有限公司 , 意法半导体股份有限公司
发明人： O·兰简 , F·E·C·迪塞格尼
摘要： 本公开提供了具有用于存储器的故障监测的电子设备及相关联的方法。一种电子设备，该电子设备包括具有经受瞬态故障和永久故障的多个存储器位置的存储器以及耦接于该存储器的故障检测电路。该故障检测电路被配置成用于：在第一时间读取这些存储器位置，并且在该第一时间基于读取该多个存储器位置确定包括这些瞬态和永久故障的第一故障计数和故障映射签名，并且存储该第一故障计数和故障映射签名。该故障检测电路被配置成用于：在第二时间读取这些存储器位置，并且在该第二时间基于读取这些存储器位置确定包括这些瞬态和永久故障的第二故障计数和故障映射签名，并且将该存储的第一故障计数和故障映射签名与该第二故障计数和故障映射签名进行比较以确定永久故障计数。
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公开(公告)号：CN113724755A
公开(公告)日：2021-11-30
申请号：CN202110558365.6
申请日：2021-05-21
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
发明人： F·E·C·迪塞格尼 , L·卡佩奇 , M·卡里希米 , V·拉纳 , C·托尔蒂
IPC分类号： G11C13/00
摘要： 本公开的各实施例涉及具有程序驱动器电路的非易失性存储器设备，包括：呈行和列的存储器单元阵列；多条局部位线，每列的存储器单元被耦合到对应的局部位线；多条主位线，每条主位线可耦合到对应的局部位线子集；多个程序驱动器电路，每个程序驱动器电路具有对应的输出节点并且在对应的输出节点中注入编程电流，每个输出节点可耦合到对应的主位线子集。每个程序驱动器电路还包括对应的限制器电路，对应的限制器电路针对对应的子集的每条主位线被电耦合到对应的感应节点，对应的感应节点的电压在写入期间取决于对应的主位线上的电压。在对应的感应节点中的任何感应节点上的电压超过参考电压的情况下，每个限制器电路关断对应的编程电流。
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公开(公告)号：CN106803429B
公开(公告)日：2021-03-09
申请号：CN201610466671.6
申请日：2016-06-23
申请人： 意法半导体国际有限公司 , 意法半导体股份有限公司
发明人： O·兰简 , F·E·C·迪塞格尼
摘要： 本公开提供了具有用于存储器的故障监测的电子设备及相关联的方法。一种电子设备，该电子设备包括具有经受瞬态故障和永久故障的多个存储器位置的存储器以及耦接于该存储器的故障检测电路。该故障检测电路被配置成用于：在第一时间读取这些存储器位置，并且在该第一时间基于读取该多个存储器位置确定包括这些瞬态和永久故障的第一故障计数和故障映射签名，并且存储该第一故障计数和故障映射签名。该故障检测电路被配置成用于：在第二时间读取这些存储器位置，并且在该第二时间基于读取这些存储器位置确定包括这些瞬态和永久故障的第二故障计数和故障映射签名，并且将该存储的第一故障计数和故障映射签名与该第二故障计数和故障映射签名进行比较以确定永久故障计数。
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公开(公告)号：CN205881469U
公开(公告)日：2017-01-11
申请号：CN201620634069.4
申请日：2016-06-23
申请人： 意法半导体国际有限公司 , 意法半导体股份有限公司
发明人： O·兰简 , F·E·C·迪塞格尼
CPC分类号： G06F11/079 , G06F11/073 , G06F11/0751 , G06F11/076 , G06F11/0772 , G06F11/08 , G06F11/1004 , G06F11/16 , G11B2020/1843 , G11C29/02 , G11C29/04 , G11C29/42
摘要： 本公开内容提供了电子设备和用于具有经受瞬态故障和永久故障的多个存储器位置的存储器的故障检测设备。一种电子设备，该电子设备包括具有经受瞬态故障和永久故障的多个存储器位置的存储器以及耦接于该存储器的故障检测电路。该故障检测电路被配置成用于：在第一时间读取这些存储器位置，并且在该第一时间基于读取该多个存储器位置确定包括这些瞬态和永久故障的第一故障计数和故障映射签名，并且存储该第一故障计数和故障映射签名。该故障检测电路被配置成用于：在第二时间读取这些存储器位置，并且在该第二时间基于读取这些存储器位置确定包括这些瞬态和永久故障的第二故障计数和故障映射签名，并且将该存储的第一故障计数和故障映射签名与该第二故障计数和故障映射签名进行比较以确定永久故障计数。
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公开(公告)号：CN110021322B
公开(公告)日：2023-05-12
申请号：CN201910019299.8
申请日：2019-01-09
申请人： 意法半导体股份有限公司
发明人： F·E·C·迪塞格尼 , C·托尔蒂 , D·曼弗雷
摘要： 本申请涉及在不同读取模式之间切换的设备和读取存储器的方法。存储器器件包括第一存储器扇区和第二存储器扇区，每个存储器扇区包括相应的多个局部位线，局部位线可以选择性地耦合到多个主位线。存储器器件还包括第一放大器和第二放大器以及布置在主位线与第一和第二放大器之间的路由电路。路由电路包括：布置在第一下部主位线和第一放大器的第一输入之间的第一下部开关；布置在第一下部主位线和第二放大器的第一输入之间的第二下部开关；布置在第一上部主位线和第一放大器的第一输入之间的第一上部开关；布置在第一上部主位线和第二放大器的第一输入之间的第二上部开关。第一和第二放大器的第二输入分别耦合到第二下部主位线和第二上部主位线。
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公开(公告)号：CN110007947B
公开(公告)日：2023-04-07
申请号：CN201910013493.5
申请日：2019-01-07
申请人： 意法半导体股份有限公司
发明人： F·E·C·迪塞格尼
IPC分类号： G06F8/658
摘要： 本公开涉及用于差分存储器的实时更新方法、差分存储器和电子系统。一种用于管理差分存储器的方法，包括：将与第一信息内容相关联的第一逻辑数据存储在差分存储器的辅助存储器模块中；在保持包含在主存储器模块的第一子模块中的第一逻辑数据不变的同时，通过重写与第一信息内容相关联的第二逻辑数据，来将与第二信息内容相关联的第三逻辑数据存储在主存储器模块的第二子模块中；当第三逻辑数据被存储时，响应于用于读取第一信息内容的请求，以单端模式从辅助存储器模块读取第一逻辑数据；否则，从第一子模块读取第一逻辑数据；并且以单端模式读取第三逻辑数据。
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公开(公告)号：CN112216326A
公开(公告)日：2021-01-12
申请号：CN202010668494.6
申请日：2020-07-13
申请人： 意法半导体股份有限公司
发明人： M·拉帕拉卡 , F·E·C·迪塞格尼 , F·戈勒尔
摘要： 本公开的实施例涉及具有供电电压调节电路的相变存储器。公开了电压调节器和相变存储器。在一个实施例中，相变存储器包括：多个相变存储器单元的阵列；地址解码器，其被配置用于接收地址信号并选择多个存储器单元的阵列中的子区域，所选择的子区域具有给定数目的比特的数据信号和包括控制电路的写入电路，控制电路被配置用于接收数据信号并且针对所选择的子区域中的每个存储器单元，确定数据信号的相应比特是否指示存储器单元将从非晶态进入多晶态；以及一个或多个驱动电路，其经由经调节的电压供电，并且被配置用于向待从非晶态改变为多晶态的存储器单元施加置位电流达第一间隔。
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公开(公告)号：CN112151094A
公开(公告)日：2020-12-29
申请号：CN202010591910.7
申请日：2020-06-24
申请人： 意法半导体股份有限公司
发明人： F·E·C·迪塞格尼 , F·戈勒尔 , C·托尔蒂 , M·卡里希米 , E·卡尔维蒂
IPC分类号： G11C13/00
摘要： 本公开的实施例涉及对相变存储器设备编程的方法、存储器设备和电子系统。一种用于对差分类型的相变存储器设备进行编程的方法，包括：在第一编程模式中，在第一时间间隔期间，向将要利用所述第一编程电流而被编程的所有直接和互补存储器单元，供应相同的第一编程电流，第一编程电流是具有在SET电流和RESET电流之间选取的一类型；以及在第二编程模式中，在第二时间间隔期间，向将要利用所述第二编程电流而被编程的所有直接和互补存储器单元，供应相同的第二编程电流，第二编程电流是具有在SET电流和RESET电流之间选取的另一类型，由此在仅两个时间步骤中完成逻辑字在存储器设备中的写入。
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