公开(公告)号：CN113724755B

公开(公告)日：2024-08-27

申请号：CN202110558365.6

申请日：2021-05-21

申请人： 意法半导体股份有限公司 ,  意法半导体国际有限公司

发明人： F·E·C·迪塞格尼 ,  L·卡佩奇 ,  M·卡里希米 ,  V·拉纳 ,  C·托尔蒂

IPC分类号： G11C13/00

摘要： 本公开的各实施例涉及具有程序驱动器电路的非易失性存储器设备，包括：呈行和列的存储器单元阵列；多条局部位线，每列的存储器单元被耦合到对应的局部位线；多条主位线，每条主位线可耦合到对应的局部位线子集；多个程序驱动器电路，每个程序驱动器电路具有对应的输出节点并且在对应的输出节点中注入编程电流，每个输出节点可耦合到对应的主位线子集。每个程序驱动器电路还包括对应的限制器电路，对应的限制器电路针对对应的子集的每条主位线被电耦合到对应的感应节点，对应的感应节点的电压在写入期间取决于对应的主位线上的电压。在对应的感应节点中的任何感应节点上的电压超过参考电压的情况下，每个限制器电路关断对应的编程电流。

公开(公告)号：CN113724755A

公开(公告)日：2021-11-30

申请号：CN202110558365.6

申请日：2021-05-21

申请人： 意法半导体股份有限公司 ,  意法半导体国际有限公司

发明人： F·E·C·迪塞格尼 ,  L·卡佩奇 ,  M·卡里希米 ,  V·拉纳 ,  C·托尔蒂

IPC分类号： G11C13/00

摘要： 本公开的各实施例涉及具有程序驱动器电路的非易失性存储器设备，包括：呈行和列的存储器单元阵列；多条局部位线，每列的存储器单元被耦合到对应的局部位线；多条主位线，每条主位线可耦合到对应的局部位线子集；多个程序驱动器电路，每个程序驱动器电路具有对应的输出节点并且在对应的输出节点中注入编程电流，每个输出节点可耦合到对应的主位线子集。每个程序驱动器电路还包括对应的限制器电路，对应的限制器电路针对对应的子集的每条主位线被电耦合到对应的感应节点，对应的感应节点的电压在写入期间取决于对应的主位线上的电压。在对应的感应节点中的任何感应节点上的电压超过参考电压的情况下，每个限制器电路关断对应的编程电流。

公开(公告)号：CN110021322B

公开(公告)日：2023-05-12

申请号：CN201910019299.8

申请日：2019-01-09

申请人： 意法半导体股份有限公司

发明人： F·E·C·迪塞格尼 ,  C·托尔蒂 ,  D·曼弗雷

IPC分类号： G11C11/56 ,  G11C16/12

摘要： 本申请涉及在不同读取模式之间切换的设备和读取存储器的方法。存储器器件包括第一存储器扇区和第二存储器扇区，每个存储器扇区包括相应的多个局部位线，局部位线可以选择性地耦合到多个主位线。存储器器件还包括第一放大器和第二放大器以及布置在主位线与第一和第二放大器之间的路由电路。路由电路包括：布置在第一下部主位线和第一放大器的第一输入之间的第一下部开关；布置在第一下部主位线和第二放大器的第一输入之间的第二下部开关；布置在第一上部主位线和第一放大器的第一输入之间的第一上部开关；布置在第一上部主位线和第二放大器的第一输入之间的第二上部开关。第一和第二放大器的第二输入分别耦合到第二下部主位线和第二上部主位线。

公开(公告)号：CN112151094A

公开(公告)日：2020-12-29

申请号：CN202010591910.7

申请日：2020-06-24

申请人： 意法半导体股份有限公司

发明人： F·E·C·迪塞格尼 ,  F·戈勒尔 ,  C·托尔蒂 ,  M·卡里希米 ,  E·卡尔维蒂

IPC分类号： G11C13/00

摘要： 本公开的实施例涉及对相变存储器设备编程的方法、存储器设备和电子系统。一种用于对差分类型的相变存储器设备进行编程的方法，包括：在第一编程模式中，在第一时间间隔期间，向将要利用所述第一编程电流而被编程的所有直接和互补存储器单元，供应相同的第一编程电流，第一编程电流是具有在SET电流和RESET电流之间选取的一类型；以及在第二编程模式中，在第二时间间隔期间，向将要利用所述第二编程电流而被编程的所有直接和互补存储器单元，供应相同的第二编程电流，第二编程电流是具有在SET电流和RESET电流之间选取的另一类型，由此在仅两个时间步骤中完成逻辑字在存储器设备中的写入。

公开(公告)号：CN108022618A

公开(公告)日：2018-05-11

申请号：CN201710474796.8

申请日：2017-06-21

申请人： 意法半导体股份有限公司

发明人： F·E·C·迪塞格尼 ,  M·F·佩罗尼 ,  C·托尔蒂 ,  M·马焦利尼

IPC分类号： G11C13/00 ,  G11C11/56

CPC分类号： G11C13/0069 ,  G11C13/0004 ,  G11C13/0023 ,  G11C13/004 ,  G11C13/0097 ,  G11C2013/0045 ,  G11C2013/0078 ,  G11C2213/79 ,  G11C2213/82

摘要： 本申请涉及非易失性存储器、包括存储器的系统和控制存储器的方法。一种非易失性存储器(10，20)，包括：多个位线(BL )；多个源极线(4)；多个非易失性类型的存储器单元(3)，每个存储器单元(3)耦合在相应的位线(BL )与相应的源极线(4)之间；一个或多个放电线(44)，所述一个或多个放电线耦合至参考电压端子(GND)；以及多个受控开关(46)，所述多个受控开关耦合在相应的源极线(4)与相应的放电线(44)之间，该受控开关可以被选择性地驱动以用于将该相应的源极线(4)连接至该相应的放电线(44)，以便在该相应的源极线(4)与该参考电压端子(GND)之间形成导电路径。

公开(公告)号：CN108122576B

公开(公告)日：2021-07-16

申请号：CN201710469661.2

申请日：2017-06-20

申请人： 意法半导体股份有限公司

发明人： C·托尔蒂 ,  F·E·C·迪塞格尼 ,  D·曼弗雷 ,  M·菲多尼

IPC分类号： G11C13/00

摘要： 本公开涉及具有用于高速驱动字线的电路的相变存储器装置。例如，该存储器装置包括驱动电路(34)，该驱动电路(34)具有：控制电路(42，44，46)；第一上拉MOSFET和第二上拉MOSFET，该第一上拉MOSFET和该第二上拉MOSFET串联连接在被设置成第一电源电压的第一电源节点和该字线之间；第一下拉MOSFET和第二下拉MOSFET，该第一下拉MOSFET和该第二下拉MOSFET串联连接在该字线与被设置成参考电势的第二电源节点之间；以及偏置MOSFET，该偏置MOSFET连接在该字线与被设置成比该第一电源电压高的第二电源电压的第三电源节点之间。该第一上拉MOSFET和该第二上拉MOSFET以及该第一下拉MOSFET和该第二下拉MOSFET具有比该偏置MOSFET的击穿电压低的击穿电压。

公开(公告)号：CN112992227A

公开(公告)日：2021-06-18

申请号：CN202011490378.6

申请日：2020-12-16

申请人： 意法半导体股份有限公司

发明人： F·E·C·迪塞格尼 ,  M·F·佩罗尼 ,  C·托尔蒂 ,  D·曼弗雷

IPC分类号： G11C13/00

摘要： 本公开的各实施例涉及包括具有上拉级的行解码器的非易失性存储器装置。示例性非易失性存储器装置包括耦合到字线的存储器单元阵列和行解码器，该行解码器包括下拉级和上拉级，针对每个第一字线，该上拉级包括：对应的控制电路和对应的上拉开关电路，该控制电路生成对应的控制信号，该上拉开关电路经由控制信号被控制，以便将字线耦合到电源或者将字线从电源解耦。控制电路包括：电流镜和串联电路，该电流镜将电流注入到内部节点，基于对相应的字线的选择/取消选择，该串联电路将对应的内部节点耦合到接地或者将对应的内部节点从接地解耦，以使对应的内部节点上的电压降低/增加。每个控制信号是取决于对应的内部节点上的电压。

公开(公告)号：CN110021322A

公开(公告)日：2019-07-16

申请号：CN201910019299.8

申请日：2019-01-09

申请人： 意法半导体股份有限公司

发明人： F·E·C·迪塞格尼 ,  C·托尔蒂 ,  D·曼弗雷

IPC分类号： G11C11/56 ,  G11C16/12

摘要： 本申请涉及在不同读取模式之间切换的设备和读取存储器的方法。存储器器件包括第一存储器扇区和第二存储器扇区，每个存储器扇区包括相应的多个局部位线，局部位线可以选择性地耦合到多个主位线。存储器器件还包括第一放大器和第二放大器以及布置在主位线与第一和第二放大器之间的路由电路。路由电路包括：布置在第一下部主位线和第一放大器的第一输入之间的第一下部开关；布置在第一下部主位线和第二放大器的第一输入之间的第二下部开关；布置在第一上部主位线和第一放大器的第一输入之间的第一上部开关；布置在第一上部主位线和第二放大器的第一输入之间的第二上部开关。第一和第二放大器的第二输入分别耦合到第二下部主位线和第二上部主位线。

公开(公告)号：CN112750484B

公开(公告)日：2024-08-23

申请号：CN202011173740.7

申请日：2020-10-28

申请人： 意法半导体股份有限公司

发明人： F·E·C·迪塞格尼 ,  M·F·佩罗尼 ,  C·托尔蒂

IPC分类号： G11C13/00

摘要： 本公开的实施例涉及相变存储器设备编程的方法、相变存储器设备和电子系统。用于对差分型相变存储器设备编程的实施例方法包括，在第一时间间隔内，借助设置和重置之间的电流对属于第一编程驱动器的直接存储器单元或相应互补存储器单元编程；并且，在相同的第一时间间隔内，借助设置和重置之间相同的电流对第二编程驱动器的直接存储器单元或相应互补存储器单元编程。方法还包括，在第二时间间隔内，借助设置和重置之间的另一电流对属于第一编程驱动器的另一直接存储器单元或相应互补存储器单元编程；并且，在同样的第二时间间隔内，借助设置和重置之间相同的另一电流对第二编程驱动器的另一直接存储器单元或相应互补存储器单元编程。

公开(公告)号：CN113257310A

公开(公告)日：2021-08-13

申请号：CN202110119728.6

申请日：2021-01-28

申请人： 意法半导体股份有限公司

发明人： M·F·佩罗尼 ,  F·E·C·迪塞格尼 ,  M·拉帕拉卡 ,  C·托尔蒂

IPC分类号： G11C13/00

摘要： 本公开的各实施例涉及非易失性存储器设备的位线电压产生电路和对应的方法。一种实施例电压产生电路，用于具有存储器阵列的存储器，存储器阵列具有被耦合到相应的字线和局部位线的多个存储器单元，每个存储器单元具有存储元件和选择器元件，双极晶体管被耦合到存储元件，用于在读取或验证操作期间单元电流的选择性流动，以及选择器元件的基极端子被耦合到相应的字线；与每个位线相关联的是具有控制端子的偏置晶体管，并且该电路为该控制端子产生共源共栅电压；驱动级被耦合到每个字线的一端。该电路基于参考电压产生共源共栅电压，该参考电压是驱动级、字线以及存储器单元上的电压降的仿真的函数，是由于与对应的选择器元件相关联的电流而产生的。