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公开(公告)号：CN118764025A
公开(公告)日：2024-10-11
申请号：CN202410978597.0
申请日：2024-07-22
申请人： 中国电子科技集团公司第二十四研究所
摘要： 本发明涉及一种低抖动双路径的锁相环电路，包括：鉴频鉴相器、电平移位模块、第一电荷泵、第二电荷泵、低通滤波器、压控振荡器模块和分频器；所述低通滤波器包括：比例支路和积分支路；在第一电荷泵输出第一充电电流时，所述比例支路升高控制电压；在第一电荷泵输出放电电流时，所述比例支路降低控制电压；在第二电荷泵输出第二充电电流时，所述积分支路升高控制电压；在第二电荷泵输出放电电流时，所述积分支路降低控制电压；本发明具有独立积分和比例环路滤波器控制的双路电荷泵锁相环结构，可以独立控制两个支路径的Kvco，以此来改变闭环带宽和阻尼系数，为PLL环路参数设计带来了更大的灵活性，在降低环路噪声的同时并不需要牺牲面积。
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公开(公告)号：CN118740147A
公开(公告)日：2024-10-01
申请号：CN202410295356.6
申请日：2024-03-15
申请人： QORVO美国公司
发明人： M·布哈马默
IPC分类号： H03L7/18 , H03L7/085 , H03L7/089 , H03L7/099 , H04B1/7163
摘要： 本申请公开了用于UWB应用的单个VCO频率合成器架构。本公开涉及一种能够通过利用单个压控振荡器(VCO)来为超宽带应用生成全频谱的频率合成器。所公开的频率合成器包含相位频率检测器(PFD)、电荷泵(CP)、VCO、反馈分频器和分频器组。所述PFD、所述CP、所述VCO和所述反馈分频器在闭合环路中串联耦合，而所述分频器组在所述VCO之后且不包含在所述闭合环路中。在本文中，所述VCO具有小于35％的调谐范围。所述分频器组包含彼此平行的两个或更多个分频器分支，所述分频器分支中的每一者被配置成提供不同的分频比。选择所述VCO的振荡频谱和所述两个或更多个分频器分支的分频比，以使得所述分频器组能够提供具有至少64％的频率覆盖率的连续频谱。
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公开(公告)号：CN118381503B
公开(公告)日：2024-10-01
申请号：CN202410823445.3
申请日：2024-06-25
申请人： 宁波奥拉半导体股份有限公司
摘要： 本发明实施例涉及时钟发生器技术领域，公开了一种抗环境干扰的采样锁相环系统，所述系统的抗环境干扰的采样锁相环路，由采样鉴相器、峰值检测器、脉宽脉冲产生器及基于电压转电流的电荷泵依次连接形成，用于根据峰值检测器生成的峰值检测幅度，利用脉宽脉冲产生器产生一个开关脉冲信号发送至基于电压转电流的电荷泵中，开关脉冲信号用以控制基于电压转电流的电荷泵的输出平均电流大小，基于电压转电流的电荷泵生成输出电流至环路滤波器，进而环路滤波器的输出控制压控振荡器。经过本发明的电路、方法，使得采样锁相环系统的f‑3dB带宽可以不随环境的变化而变化，实现了使采样锁相环系统抗环境干扰的目的。
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公开(公告)号：CN112514318B
公开(公告)日：2024-10-01
申请号：CN201980050443.2
申请日：2019-05-21
申请人： 广东横琴峰韬科技有限公司
摘要： 根据一个实施例，锁相环(PLL)电路包括：第一压控振荡器(VCO)，用于生成具有第一频率的第一信号；以及第二VCO，用于生成具有第二频率的第二信号。PLL电路包括：复用器，其耦接至第一VCO、第二VCO和反馈环路。PLL电路包括：控制逻辑，用于使用复用器来选择第一VCO或第二VCO，以使用反馈环路来反馈信号；以及相频检测器，其耦接至第一VCO、第二VCO和反馈环路，其中，相频检测器被配置为接收参考信号和反馈信号，以使用参考信号和反馈信号来跟踪所生成的第一信号或第二信号的频率和相位。
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公开(公告)号：CN110233621B
公开(公告)日：2024-09-24
申请号：CN201910159317.2
申请日：2019-03-04
申请人： 哉英电子股份有限公司
摘要： 提供PLL电路及CDR装置。PLL电路具有相位比较器、电荷泵(20)、环路滤波器(30)、压控振荡器(40)、分频器以及相位补偿部(70)。环路滤波器30包含电阻器(31)、第1电容元件(32)以及第2电容元件(33)。相位补偿部(70)与电荷泵(20)并列地设置，对开环传递函数赋予微分项。相位补偿部(70)包含输入从相位比较器输出的相位差信号的缓冲器(71)、以及设置在缓冲器(71)的输出端与环路滤波器(30)的输入端之间的第3电容元件(72)。
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公开(公告)号：CN114978160B
公开(公告)日：2024-09-13
申请号：CN202210539837.8
申请日：2022-05-17
申请人： 电子科技大学
摘要： 本发明公开了一种快速锁定的亚采样锁相环及锁相方法，通过采用正交亚采样鉴相器，自动识别相位误差区域，以实现自动控制死区单元的开闭，结合了低抖动亚采样环路的低相噪优势和快速锁定环路的快锁优势，最终实现了低相位噪声和快速锁定的锁相环；且通过自动控制死区单元的开闭适用于模拟锁相环，数字锁相环等不同频率的多种锁相环形式，通过对低抖动亚采样环路和带死区的快速锁定环路的自动切换，消除了传统亚采样锁相环中等待死区跨越的时间，从而同时实现锁相环的低抖动和快速锁定高性能。
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公开(公告)号：CN118631248A
公开(公告)日：2024-09-10
申请号：CN202310275620.5
申请日：2023-03-09
申请人： 华为技术有限公司
发明人： 陶明慧
摘要： 本公开的实施例提供了一种数据和时钟恢复电路、接收装置、电路系统、车载设备、车辆以及用于恢复数据和时钟的方法。该数据和时钟恢复电路包括采样器、鉴相器、多阶滤波器、频率变化检测电路和选通器。采样器被配置为基于多阶滤波信号对输入信号进行采样以生成采样信号。鉴相器被配置为基于采样信号确定采样信号中的相差。多阶滤波器被配置为基于相差生成多阶滤波信号。频率变化检测电路被配置为使用相差确定输入信号中的展频时钟的频率变化方向。选通器被配置为响应于频率变化检测电路指示频率变化方向发生改变，使多阶滤波器中的斜率支路失效达预定时间段。本公开的方案可以在信号接收端有效提升对展频时钟的跟踪速度和跟踪精度。
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公开(公告)号：CN113141178B
公开(公告)日：2024-08-27
申请号：CN202110055298.6
申请日：2021-01-15
申请人： 台湾积体电路制造股份有限公司
摘要： 本发明的实施例提供了一种延迟锁相环包括：相位检测器，被配置为检测第一时钟和第二时钟之间的相位差；电荷泵，被配置为基于由相位检测器提供的相位差，根据第一电荷量增加在电容性负载处的电荷量，并且根据第二电荷量减少在电容性负载处的电荷量；采样和保持电路，被配置为从电容性负载接收电荷量并且保持电荷量；以及电压控制延迟线，被配置为基于从采样和保持电路接收的电荷量来选择延迟量。延迟锁相环的至少一个参数被配置为使得通过调整延迟单元的延迟量和/或耦合到延迟单元的电流量来获得延迟单元的期望泵电流比。本发明的实施例还提供了一种配置延迟单元的泵电流比的方法。
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公开(公告)号：CN110572152B
公开(公告)日：2024-08-27
申请号：CN201910474589.1
申请日：2019-05-31
申请人： 恩智浦美国有限公司
发明人： 简-斯特凡·维吉耶 , 迪迪埃·萨莱 , 克里斯蒂安·帕瓦奥莫雷拉 , 朱利恩·奥兰多
摘要： 一种具有升压返回时间的快速啁啾锁相回路(70)包括产生调频连续波形FMCW(14)的压控振荡器VCO(12)。所述VCO对连接到电荷泵(28)的滤波器(72)的经滤波输出电压(74)作出响应。数字控制器(82)修改所述FMCW以产生啁啾相位(304)和返回相位(300)。所述啁啾相位包括所述FMCW从开始频率(202)到停止频率(204)的第一线性改变。所述返回相位包括所述FMCW从所述停止频率到所述开始频率的第二线性改变。升压电路(86)连接到所述数字控制器和所述滤波器。所述升压电路在所述返回相位期间供应升压电流(98)。所述升压电流与所述返回相位的返回斜率成正比且与所述VCO的VCO增益成反比。
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