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    Enhancement mode III-N HEMTs
    107.
    发明授权
    Enhancement mode III-N HEMTs 有权
    增强模式III-N HEMTs

    公开(公告)号：US09196716B2

    公开(公告)日：2015-11-24

    申请号：US14464639

    申请日：2014-08-20

    申请人： Transphorm Inc.

    发明人： Umesh Mishra ,  Robert Coffie ,  Likun Shen ,  Ilan Ben-Yaacov ,  Primit Parikh

    IPC分类号： H01L29/66 ,  H01L29/778 ,  H01L29/20 ,  H01L29/36 ,  H01L29/423 ,  H01L29/08 ,  H01L29/10

    CPC分类号： H01L29/7784 ,  H01L21/0217 ,  H01L21/0254 ,  H01L29/0847 ,  H01L29/1033 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/207 ,  H01L29/365 ,  H01L29/4236 ,  H01L29/518 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/7783 ,  H01L29/7787 ,  H01L29/7788

    摘要： A III-N semiconductor device that includes a substrate and a nitride channel layer including a region partly beneath a gate region, and two channel access regions on opposite sides of the part beneath the gate. The channel access regions may be in a different layer from the region beneath the gate. The device includes an AlXN layer adjacent the channel layer wherein X is gallium, indium or their combination, and a preferably n-doped GaN layer adjacent the AlXN layer in the areas adjacent to the channel access regions. The concentration of Al in the AlXN layer, the AlXN layer thickness and the n-doping concentration in the n-doped GaN layer are selected to induce a 2DEG charge in channel access regions without inducing any substantial 2DEG charge beneath the gate, so that the channel is not conductive in the absence of a switching voltage applied to the gate.

    摘要翻译： 一种III-N半导体器件，其包括衬底和包括部分在栅极区域下方的区域的氮化物沟道层，以及在栅极下方的部分的相对侧上的两个沟道存取区域。 通道接入区域可以在与栅极下方的区域不同的层中。 该器件包括与沟道层相邻的AlXN层，其中X是镓，铟或它们的组合，以及在与沟道接入区相邻的区域中与AlXN层相邻的优选n掺杂GaN层。 选择AlXN层中的Al的浓度，n掺杂GaN层中的AlXN层厚度和n掺杂浓度，以在沟道接入区域中引起2DEG电荷，而不在栅极下方引起任何实质的2DEG电荷，使得 在没有施加到栅极的开关电压的情况下，通道不导通。

    Buffer layer structures suited for III-nitride devices with foreign substrates
    108.
    发明授权
    Buffer layer structures suited for III-nitride devices with foreign substrates 有权
    缓冲层结构适用于具有异质衬底的III族氮化物器件

    公开(公告)号：US09165766B2

    公开(公告)日：2015-10-20

    申请号：US13366090

    申请日：2012-02-03

    申请人： Stacia Keller ,  Brian L. Swenson ,  Nicholas Fichtenbaum

    发明人： Stacia Keller ,  Brian L. Swenson ,  Nicholas Fichtenbaum

    IPC分类号： H01L21/02 ,  H01L29/778 ,  H01L29/10 ,  H01L29/20

    CPC分类号： H01L21/02507 ,  H01L21/0237 ,  H01L21/02381 ,  H01L21/02458 ,  H01L21/02505 ,  H01L21/0254 ,  H01L21/02579 ,  H01L21/02581 ,  H01L29/1075 ,  H01L29/2003 ,  H01L29/66462 ,  H01L29/7787

    摘要： Embodiments of the present disclosure include a buffer structure suited for III-N device having a foreign substrate. The buffer structure can include a first buffer layer having a first aluminum composition and a second buffer layer formed on the first buffer layer, the second buffer layer having a second aluminum composition. The buffer structure further includes a third buffer layer formed on the second buffer layer at a second interface, the third buffer layer having a third aluminum composition. The first aluminum composition decreases in the first buffer layer towards the interface and the second aluminum composition throughout the second buffer layer is greater than the first aluminum composition at the interface.

    摘要翻译： 本公开的实施例包括适用于具有异质衬底的III-N器件的缓冲结构。 缓冲结构可以包括具有第一铝组合物的第一缓冲层和形成在第一缓冲层上的第二缓冲层，第二缓冲层具有第二铝组合物。 缓冲结构还包括在第二界面处形成在第二缓冲层上的第三缓冲层，第三缓冲层具有第三铝组合物。 第一铝组合物在第一缓冲层中朝着界面减小，并且遍及第二缓冲层的第二铝组合物大于界面处的第一铝组合物。

    Transistors with isolation regions
    109.
    发明授权
    Transistors with isolation regions 有权
    具有隔离区域的晶体管

    公开(公告)号：US09147760B2

    公开(公告)日：2015-09-29

    申请号：US14260808

    申请日：2014-04-24

    申请人： Transphorm Inc.

    发明人： Umesh Mishra ,  Srabanti Chowdhury

    IPC分类号： H01L29/778 ,  H01L29/06 ,  H01L29/20 ,  H01L29/207 ,  H01L29/40 ,  H01L29/417 ,  H01L29/423

    CPC分类号： H01L29/66462 ,  H01L29/0649 ,  H01L29/0657 ,  H01L29/2003 ,  H01L29/207 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/42372 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/778 ,  H01L29/7786 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A transistor device is described that includes a source, a gate, a drain, a semiconductor material which includes a gate region between the source and the drain, a plurality of channel access regions in the semiconductor material on either side of the gate, a channel in the semiconductor material having an effective width in the gate region and in the channel access regions, and an isolation region in the gate region. The isolation region serves to reduce the effective width of the channel in the gate region without substantially reducing the effective width of the channel in the access regions. Alternatively, the isolation region can be configured to collect holes that are generated in the transistor device. The isolation region may simultaneously achieve both of these functions.

    摘要翻译： 描述了一种晶体管器件，其包括源极，栅极，漏极，包括源极和漏极之间的栅极区域的半导体材料，栅极两侧的半导体材料中的多个沟道存取区域，沟道 在栅极区域和沟道存取区域中具有有效宽度的半导体材料以及栅极区域中的隔离区域。 隔离区域用于减小栅极区域中的沟道的有效宽度，而基本上不会减小通路区域中的通道的有效宽度。 或者，隔离区域可以被配置为收集在晶体管器件中产生的空穴。 隔离区可以同时实现这两个功能。