公开(公告)号：CN100411172C

公开(公告)日：2008-08-13

申请号：CN200410081801.1

申请日：2004-12-30

Applicant: 株式会社日立制作所 ,  尔必达存储器株式会社

Inventor： 谷江尚史 ,  久野奈柄 ,  太田裕之 ,  池田博明 ,  安生一郎 ,  片桐光昭 ,  渡边祐二

IPC: H01L25/10

CPC classification number: H01L25/0657 ,  H01L23/481 ,  H01L24/48 ,  H01L2224/05573 ,  H01L2224/05647 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48472 ,  H01L2224/73204 ,  H01L2225/06513 ,  H01L2225/0652 ,  H01L2225/06541 ,  H01L2225/06589 ,  H01L2225/06593 ,  H01L2924/00014 ,  H01L2924/01019 ,  H01L2924/01079 ,  H01L2924/01087 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/15312 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19105 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 课题在于提供可以降低动作时的温度上升的半导体器件。把接口芯片(2)叠层到叠层起来的多个半导体元件(1)的上面。在多个半导体元件(1)的下面，配置Si内插板(3)和树脂基板内插板(4)。Si内插板(3)配置在树脂内插板(4)与多个半导体元件(1)之间，厚度比半导体元件(1)的厚度更厚，而且，具有小于树脂内插板(4)的线膨胀系数，大于等于多个半导体元件(1)的线膨胀系数的线膨胀系数。

公开(公告)号：CN1841551A

公开(公告)日：2006-10-04

申请号：CN200610071011.4

申请日：2006-03-30

Applicant: 尔必达存储器株式会社 ,  株式会社日立制作所

Inventor： 关口知纪 ,  大坂英树 ,  井户立身 ,  永岛靖 ,  片桐光昭 ,  安生一郎

IPC: G11C5/00 ,  G11C5/06

CPC classification number: G11C8/12 ,  G11C5/02 ,  G11C5/04 ,  G11C11/4074 ,  G11C11/4096 ,  H01L24/50

Abstract: 一种半导体存储器使用基础基片(101)，所述基础基片(101)具有命令/地址外部终端组(CA)、数据输入/输出外部终端组(DQ)、以及单个芯片选择外部终端(CS)，并且该半导体存储器还包括安装在基础基片(101)上的多个存储芯片(110到113)，每个所述存储芯片都能够单独地执行读写操作。终端(CA、DQ以及CS)连接到接口芯片(120)。接口芯片(120)具有芯片选择信号发生电路，其在经由终端(CA)馈送的地址信号的基础上以及经由终端(CS)馈送的芯片选择信号的基础上，能够单独地激活多个存储芯片(110到113)。

公开(公告)号：CN100570738C

公开(公告)日：2009-12-16

申请号：CN200610071011.4

申请日：2006-03-30

Applicant: 尔必达存储器株式会社 ,  株式会社日立制作所

Inventor： 关口知纪 ,  大坂英树 ,  井户立身 ,  永岛靖 ,  片桐光昭 ,  安生一郎

IPC: G11C5/00 ,  G11C5/06

CPC classification number: G11C8/12 ,  G11C5/02 ,  G11C5/04 ,  G11C11/4074 ,  G11C11/4096 ,  H01L24/50

Abstract: 一种半导体存储器使用基础基片(101)，所述基础基片(101)具有命令/地址外部终端组(CA)、数据输入/输出外部终端组(DQ)、以及单个芯片选择外部终端(CS)，并且该半导体存储器还包括安装在基础基片(101)上的多个存储芯片(110到113)，每个所述存储芯片都能够单独地执行读写操作。终端(CA、DQ以及CS)连接到接口芯片(120)。接口芯片(120)具有芯片选择信号发生电路，其在经由终端(CA)馈送的地址信号的基础上以及经由终端(CS)馈送的芯片选择信号的基础上，能够单独地激活多个存储芯片(110到113)。

公开(公告)号：CN1665027A

公开(公告)日：2005-09-07

申请号：CN200410081801.1

申请日：2004-12-30

Applicant: 株式会社日立制作所 ,  尔必达存储器株式会社

Inventor： 谷江尚史 ,  久野奈柄 ,  太田裕之 ,  池田博明 ,  安生一郎 ,  片桐光昭 ,  渡边祐二

IPC: H01L25/10

CPC classification number: H01L25/0657 ,  H01L23/481 ,  H01L24/48 ,  H01L2224/05573 ,  H01L2224/05647 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48472 ,  H01L2224/73204 ,  H01L2225/06513 ,  H01L2225/0652 ,  H01L2225/06541 ,  H01L2225/06589 ,  H01L2225/06593 ,  H01L2924/00014 ,  H01L2924/01019 ,  H01L2924/01079 ,  H01L2924/01087 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/15312 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19105 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 课题在于提供可以降低动作时的温度上升的半导体器件。把接口芯片2叠层到叠层起来的多个半导体元件1的上面。在多个半导体元件1的下面，配置Si内插板3和树脂基板内插板4。Si内插板3配置在树脂内插板4与多个半导体元件1之间，厚度比半导体元件1的厚度更厚，而且，具有小于树脂内插板4的线膨胀系数，大于等于多个半导体元件1的线膨胀系数的线膨胀系数。

公开(公告)号：CN1146985C

公开(公告)日：2004-04-21

申请号：CN98102973.6

申请日：1998-06-06

Applicant: 株式会社日立制作所 ,  日立电线株式会社

Inventor： 荻野雅彦 ,  上野巧 ,  江口州志 ,  濑川正则 ,  永井晃 ,  小角博义 ,  石井利昭 ,  安生一郎 ,  西村朝雄 ,  宫崎忠一 ,  御田护 ,  冈部则夫

IPC: H01L23/12 ,  H01L23/50

CPC classification number: H01L24/50 ,  H01L23/3107 ,  H01L23/49572 ,  H01L23/49816 ,  H01L24/32 ,  H01L2224/29111 ,  H01L2224/73215 ,  H01L2924/0001 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/01077 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/0132 ,  H01L2924/01322 ,  H01L2924/10253 ,  H01L2924/15311 ,  H01L2924/1532 ,  H01L2924/30107 ,  H01L2924/351 ,  H01L2224/29099 ,  H01L2924/00

Abstract: 为了缓和半导体装置与封装基板之间的热应力，在使用由具有3维网孔结构方式连续气泡的中心层1和粘接层2的三层结构构成粘接薄片的半导体装置中，作为配置在半导体芯片5与形成布线4的布线层之间的应力缓冲层，设定中心层1的厚度比率为整个应力缓冲层厚度的0.2以上，由于采用粘接薄片可简化制造工序，所以能够大量生产并提高封装可靠性。

公开(公告)号：CN1132236C

公开(公告)日：2003-12-24

申请号：CN95102930.4

申请日：1995-02-10

Applicant: 株式会社日立制作所

Inventor： 角田重晴 ,  佐伯準一 ,  吉田勇 ,  大路一也 ,  本田美智晴 ,  北野诚 ,  米田奈柄 ,  江口州志 ,  西邦彦 ,  安生一郎 ,  大塚宪一

IPC: H01L21/50 ,  H01L21/58 ,  H01L21/56

CPC classification number: H01L21/565 ,  H01L23/3107 ,  H01L23/3128 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/05554 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/01079 ,  H01L2924/01087 ,  H01L2924/12044 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 一种半导体塑封，特别涉及对BGA封装的封装结构和方法。一种树脂密封的BGA封装，其中支撑架牢固地支撑半导体部件，例如，IC芯片，电路板或电路膜，用树脂密封，用由上半模和下半模构成的模具，其下半模中有多个凸柱，每个凸柱的位置与每个外引出端对应。模具有分割结构，在其各分割的零件之间有出气孔。

公开(公告)号：CN1113035A

公开(公告)日：1995-12-06

申请号：CN95102930.4

申请日：1995-02-10

Applicant: 株式会社日立制作所

Inventor： 角田重晴 ,  佐伯準一 ,  吉田勇 ,  大路一也 ,  本田美智晴 ,  北野诚 ,  米田奈柄 ,  江口州志 ,  西邦彦 ,  安生一郎 ,  大塚宪一

IPC: H01L21/50 ,  H01L21/58 ,  H01L21/56

CPC classification number: H01L21/565 ,  H01L23/3107 ,  H01L23/3128 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/05554 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/01079 ,  H01L2924/01087 ,  H01L2924/12044 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 一种半导体塑封，特别涉及对BGA封装的封装结构和方法。一种树脂密封的BGA封装，其中支撑架牢固地支撑半导体部件，例如，IC芯片，电路板或电路膜，用树脂密封，用由上半模和下半模构成的模具，其下半模中有多个凸柱，每个凸柱的位置与每个外引出端对应，模具有分割结构，在其各分割的零件之间有出气孔。

公开(公告)号：CN1845250A

公开(公告)日：2006-10-11

申请号：CN200610056976.6

申请日：2006-03-07

Applicant: 株式会社日立制作所 ,  尔必达存储器股份有限公司

Inventor： 其田佑次 ,  菊池修司 ,  平野克典 ,  安生一郎 ,  片桐光昭

IPC: G11C7/10

CPC classification number: G11C29/48 ,  G11C5/04 ,  G11C2029/2602 ,  G11C2029/5602

Abstract: 目的在于提供一种由半导体试验装置可对高速DRAM叠层封装进行试验和/或挽救的DRAM叠层封装、DIMM和半导体制造方法。本发明DRAM叠层封装的结构为：在层叠的多个DRAM4与连接试验装置(1)的用于至少输入输出地址、指令和数据的外部端子之间设置接口芯片(2)，将上述多个DRAM和上述接口芯片安装到封装内，在上述接口芯片(2)上具备测试电路(8)：其具有生成用于试验上述多个DRAM的试验格式的算法格式生成器(10)、给上述多个DRAM施加该生成的试验格式的施加电路(20)与(21)、以及比较判定来自上述多个DRAM的响应信号与期望值的比较器的。

公开(公告)号：CN1309424A

公开(公告)日：2001-08-22

申请号：CN00135372.1

申请日：1997-02-05

Applicant: 株式会社日立制作所

Inventor： 北野诚 ,  河野龙治 ,  田中直敬 ,  矢口昭弘 ,  熊泽铁雄 ,  安生一郎 ,  田中英树 ,  西村朝雄 ,  江口州治 ,  永井晃 ,  御田护

IPC: H01L23/12 ,  H01L23/48 ,  H01L23/28

CPC classification number: H01L24/50 ,  H01L23/3114 ,  H01L23/49572 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/01052 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01322 ,  H01L2924/15787 ,  H01L2924/00

Abstract: 提供了一种半导体器件,包括其中央带有多个电极的半导体芯片、粘接到除多个电极中至少某些电极之外的半导体芯片的由弹性体树脂组成的弹性体树脂部位、一个表面上包括狭带布线图形的狭带树脂层、用于将印刷布线图形粘结到狭带布线图形的多个焊料块、用于将半导体芯片的多个电极连接到狭带布线图形的引线、以及覆盖引线和多个电极的密封树脂。上述多个电极上还可具有金属球,用于使多个电极通过金属球连接到狭带布线图形。

公开(公告)号：CN1272959A

公开(公告)日：2000-11-08

申请号：CN98809718.4

申请日：1998-06-12

Applicant: 株式会社日立制作所

Inventor： 永井晃 ,  上野巧 ,  赤星晴夫 ,  江口州志 ,  荻野雅彦 ,  佐藤俊也 ,  西村朝雄 ,  安生一郎

IPC: H01L21/60 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/31

CPC classification number: H01L24/05 ,  H01L23/3157 ,  H01L24/03 ,  H01L24/11 ,  H01L24/13 ,  H01L2224/02125 ,  H01L2224/02145 ,  H01L2224/0236 ,  H01L2224/02377 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/05569 ,  H01L2224/05573 ,  H01L2224/13024 ,  H01L2224/13099 ,  H01L2224/131 ,  H01L2224/14153 ,  H01L2224/16227 ,  H01L2224/73203 ,  H01L2924/0001 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01015 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01039 ,  H01L2924/01061 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/30107 ,  H01L2924/351 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2224/05099

Abstract: 一种半导体装置及其制造方法,该半导体装置具有:形成了集成电路的半导体元件;在该半导体元件的集成电路形成面一侧形成的多个电极焊区;通过导体层导电性地连接到该电极焊区上的外部连接用的凸点电极;以及在该集成电路形成面与该电极焊区和该凸点电极与该导体层之间形成的、粘接到这些部分上的应力缓和层,从该应力缓和层的表面起将该应力缓和层切除3分之1以上,将该应力缓和层分割为多个区域。按照本发明,能以低成本提供可靠性良好、能实现高密度安装的半导体装置。