公开(公告)号：CN100576340C

公开(公告)日：2009-12-30

申请号：CN200610056976.6

申请日：2006-03-07

Applicant: 株式会社日立制作所 ,  尔必达存储器股份有限公司

Inventor： 其田佑次 ,  菊池修司 ,  平野克典 ,  安生一郎 ,  片桐光昭

IPC: G11C7/10

CPC classification number: G11C29/48 ,  G11C5/04 ,  G11C2029/2602 ,  G11C2029/5602

Abstract: 目的在于提供一种由半导体试验装置可对高速DRAM叠层封装进行试验和/或挽救的DRAM叠层封装、DIMM和半导体制造方法。本发明DRAM叠层封装的结构为：在层叠的多个DRAM4与连接试验装置(1)的用于至少输入输出地址、指令和数据的外部端子之间设置接口芯片(2)，将上述多个DRAM和上述接口芯片安装到封装内，在上述接口芯片(2)上具备测试电路(8)：其具有生成用于试验上述多个DRAM的试验格式的算法格式生成器(10)、给上述多个DRAM施加该生成的试验格式的施加电路(20)与(21)、以及比较判定来自上述多个DRAM的响应信号与期望值的比较器的。

公开(公告)号：CN1845250A

公开(公告)日：2006-10-11

申请号：CN200610056976.6

申请日：2006-03-07

Applicant: 株式会社日立制作所 ,  尔必达存储器股份有限公司

Inventor： 其田佑次 ,  菊池修司 ,  平野克典 ,  安生一郎 ,  片桐光昭

IPC: G11C7/10

CPC classification number: G11C29/48 ,  G11C5/04 ,  G11C2029/2602 ,  G11C2029/5602

Abstract: 目的在于提供一种由半导体试验装置可对高速DRAM叠层封装进行试验和/或挽救的DRAM叠层封装、DIMM和半导体制造方法。本发明DRAM叠层封装的结构为：在层叠的多个DRAM4与连接试验装置(1)的用于至少输入输出地址、指令和数据的外部端子之间设置接口芯片(2)，将上述多个DRAM和上述接口芯片安装到封装内，在上述接口芯片(2)上具备测试电路(8)：其具有生成用于试验上述多个DRAM的试验格式的算法格式生成器(10)、给上述多个DRAM施加该生成的试验格式的施加电路(20)与(21)、以及比较判定来自上述多个DRAM的响应信号与期望值的比较器的。