公开(公告)号：CN110660675A

公开(公告)日：2020-01-07

申请号：CN201910118207.1

申请日：2019-02-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴俊毅 ,  李建勋 ,  余振华 ,  刘重希

IPC: H01L21/48 ,  H01L21/56

Abstract: 一种形成半导体装置的方法包括以下步骤。将已被测试且已知良好的半成品衬底配置在载体衬底上。将半成品衬底包封在第一包封体中，且将至少一个半导体管芯配置在半成品衬底上。将至少一个半导体管芯的至少一个半导体组件电耦合到半成品衬底，且将至少一个半导体管芯及第一包封体的一些部分封闭在第二包封体中。从半成品衬底移除载体衬底，且将多个外部触点结合到半成品衬底。

公开(公告)号：CN108400122B

公开(公告)日：2020-01-03

申请号：CN201710482330.2

申请日：2017-06-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  陈宪伟 ,  李孟灿 ,  林宗澍 ,  吴伟诚 ,  邱建嘉 ,  王景德

IPC: H01L23/48 ,  H01L21/60

Abstract: 一种封装件包括第一介电层，位于第一介电层上方且附接至第一介电层的器件管芯，有源贯通孔和伪贯通孔以及密封器件管芯、有源贯通孔和伪贯通孔的密封材料。封装件还包括位于器件管芯、有源贯通孔和伪贯通孔上方并与其接触的第二介电层。有源金属帽位于第二介电层上方并与第二介电层接触并电连接至有源贯通孔。有源金属帽与有源贯通孔重叠。伪金属帽位于第二介电层上方并接触第二介电层。伪金属帽与伪贯通孔重叠。通过间隙将伪金属帽分成第一部分和第二部分。再分布线穿过伪金属帽的第一部分和第二部分之间的间隙。本发明实施例涉及伪金属帽和再分布线的路由设计。

公开(公告)号：CN110634750A

公开(公告)日：2019-12-31

申请号：CN201910424852.6

申请日：2019-05-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王垂堂 ,  蔡仲豪 ,  余振华

IPC: H01L21/48 ,  H01L23/535

Abstract: 一种半导体装置包括：重布线结构；半导体装置，位于重布线结构上；顶部封装件，位于半导体装置之上，顶部封装件包括第二半导体装置；模塑化合物，介于述重布线结构与顶部封装件之间；一组穿孔，位于顶部封装件与重布线结构之间且将顶部封装件电连接到重布线结构；以及内连结构，设置在模塑化合物内且将顶部封装件电连接到重布线结构，内连结构包括衬底及形成在衬底中的无源装置，其中内连结构不包括有源装置。

公开(公告)号：CN110416095A

公开(公告)日：2019-11-05

申请号：CN201811592443.9

申请日：2018-12-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王博汉 ,  胡毓祥 ,  郭宏瑞 ,  余振华

IPC: H01L21/56 ,  H01L23/498 ,  H01L23/31

Abstract: 方法包括在载体上方形成缓冲介电层，以及在缓冲介电层上方形成第一介电层和第一再分布线。第一再分布线位于第一介电层中。该方法还包括对第一介电层实施平坦化以使第一介电层的顶面齐平，在第一再分布线上方形成电连接至第一再分布线的金属桩，并且将金属桩密封在密封材料中。密封材料接触第一介电层的平坦化顶面的顶面。本发明的实施例还涉及封装件及其形成方法。

公开(公告)号：CN110391142A

公开(公告)日：2019-10-29

申请号：CN201810970797.6

申请日：2018-08-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢昀蓁 ,  蔡惠榕 ,  郭宏瑞 ,  余振华

IPC: H01L21/48

Abstract: 本发明实施例提供一种形成半导体器件的方法，其包括在介电层上形成金属晶种层，以及在金属晶种层上方形成图案化掩模。图案化掩模中的开口位于介电层的第一部分上方，且图案化掩模与介电层的第二部分重叠。该方法进一步包括在开口中镀金属区域，去除图案化掩模以暴露金属晶种层的一些部分，蚀刻金属晶种层的暴露部分，对介电层的第二部分的表面实施等离子体处理，以及对介电层的第二部分的表面实施蚀刻处理。

公开(公告)号：CN107017236B

公开(公告)日：2019-10-25

申请号：CN201611135645.1

申请日：2016-12-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王垂堂 ,  陈韦廷 ,  陈颉彦 ,  蔡豪益 ,  曾明鸿 ,  郭鸿毅 ,  余振华

IPC: H01L23/64

Abstract: 本发明的实施例涉及具有槽的金属板上的集成扇出线圈。本发明实施例揭示一种结构，其包含囊封材料和包含贯穿导体的线圈。所述贯穿导体在所述囊封材料中，其中所述贯穿导体的顶面与所述囊封材料的顶面共面，且所述贯穿导体的底面与所述囊封材料的底面共面。金属板下伏于所述囊封材料。槽在所述金属板中且塡充有介电材料。所述槽具有与所述线圈重叠的部分。

公开(公告)号：CN106057767B

公开(公告)日：2019-09-13

申请号：CN201510812563.5

申请日：2015-11-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 史朝文 ,  余振华 ,  普翰屏 ,  潘信瑜 ,  蔡豪益 ,  许森贵

IPC: H01L23/498

Abstract: 器件封装件包括半导体器件管芯、位于钝化层上方并且电连接至器件管芯的第一导线以及位于钝化层上方并且电连接至器件管芯的第二导线，半导体器件管芯包括顶面处的钝化层。第一导线厚于第二导线，并且第一导线和第二导线形成在相同的器件封装件层中。本发明的实施例还涉及半导体器件中的导电迹线及其形成方法。

公开(公告)号：CN104617056B

公开(公告)日：2019-06-11

申请号：CN201410825904.8

申请日：2010-11-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 卢祯发 ,  刘重希 ,  余振华 ,  陈威宇 ,  陈正庭

IPC: H01L23/29 ,  H01L21/48

CPC classification number: H01L24/13 ,  H01L23/293 ,  H01L23/3171 ,  H01L23/498 ,  H01L23/49816 ,  H01L23/49822 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L2224/0345 ,  H01L2224/03452 ,  H01L2224/03462 ,  H01L2224/0362 ,  H01L2224/03831 ,  H01L2224/03901 ,  H01L2224/0401 ,  H01L2224/05572 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/05669 ,  H01L2224/1147 ,  H01L2224/11622 ,  H01L2224/1181 ,  H01L2224/1183 ,  H01L2224/11849 ,  H01L2224/11901 ,  H01L2224/13111 ,  H01L2224/13116 ,  H01L2224/93 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01072 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01084 ,  H01L2924/01322 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/12044 ,  H01L2924/14 ,  H01L2924/1434 ,  H01L2924/15311 ,  H01L2924/15788 ,  H01L2924/181 ,  H05K3/28 ,  H05K3/3478 ,  H05K3/4007 ,  H01L2224/11 ,  H01L2224/05552 ,  H01L2924/00 ,  H01L2924/1082

Abstract: 本发明提供一种半导体结构，该半导体结构包括：一基材，具有一接触垫形成于其上；以及一聚合物层位于该基材上，该聚合物层被圖案化以暴露至少一部分的该接触垫，该聚合物层的钛表面污染物小于约1％、氟表面污染物小于约1％、锡表面污染物小于约1.5％、及铅表面污染物小于约0.4％。本发明可避免及/或减少来自例如胶带工艺的污染物。

公开(公告)号：CN109768035A

公开(公告)日：2019-05-17

申请号：CN201811305408.4

申请日：2018-11-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 魏文信 ,  胡宪斌 ,  侯上勇 ,  吴集锡 ,  余振华 ,  庄文荣 ,  陈俊哲 ,  林志明 ,  林志清 ,  黄诗雯 ,  张俊华 ,  谢宗扬

IPC: H01L25/07 ,  H01L23/31 ,  H01L23/498 ,  H01L23/522 ,  H01L23/538

Abstract: 一种中介层衬底制造为具有位于邻近的区域之间的划线区域。在一个实施例中，利用单独的曝光中间掩模以图案化划线区域。曝光中间掩模以图案化划线区域将形成曝光区域，其重叠并悬置该曝光区域用于形成邻近的区域。本发明实施例涉及半导体器件和制造方法。

公开(公告)号：CN109616465A

公开(公告)日：2019-04-12

申请号：CN201811120034.9

申请日：2018-09-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 汤子君 ,  蔡仲豪 ,  余振华 ,  王垂堂

IPC: H01L23/66 ,  H01Q1/22

Abstract: 一种封装结构包括子封装件、导电结构及至少一个第一天线。子封装件包括至少一个芯片。导电结构结合到子封装件上且电连接到子封装件。所述至少一个第一天线具有垂直极化且电连接到所述至少一个芯片，其中所述至少一个第一天线局部地位于子封装件中，且所述至少一个第一天线在子封装件内延伸到导电结构中。