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公开(公告)号：CN103794242A
公开(公告)日：2014-05-14
申请号：CN201310334938.2
申请日：2013-08-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C8/08
CPC classification number: G11C8/08 , G11C7/00 , G11C8/00 , G11C11/4063 , G11C16/04 , G11C29/021 , G11C29/025 , G11C29/028 , G11C2029/1202
Abstract: 本发明的一些方面公开了一种方法，涉及用于升压字线定时方案的字线跟踪。在该方法中，将字线电压提供至字线，字线与多个存储单元相连。提供升压使能信号。升压使能信号的状态表示字线上预定位置处的字线电压是否达到非零的预定字线电压。基于升压使能信号选择性地将字线电压升高至升压字线电压电平。
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公开(公告)号：CN103310835A
公开(公告)日：2013-09-18
申请号：CN201310014727.0
申请日：2013-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C5/02
CPC classification number: G11C11/41 , G11C11/412
Abstract: 本发明公开的一种存储单元包括：第一、第二和第三列器件。第一列器件包括第一下拉晶体管、第二下拉晶体管、第一开关以及第二开关。第二列器件包括第三下拉晶体管、第四下拉晶体管、第三开关，以及第四开关。第三列器件包括第一上拉晶体管以及第二上拉晶体管。第一上拉晶体管、第一下拉晶体管以及第三下拉晶体管被连接成为第一反相器，以及第二上拉晶体管、第二下拉晶体管以及第四下拉晶体管被连接成为第二反相器。第一反相器和第二反相器交叉连接。第一开关、第二开关、第三开关以及第四开关与第一及第二反相器的输出端连接。本发明还公开了存储阵列。
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公开(公告)号：CN101741376A
公开(公告)日：2010-06-16
申请号：CN200910209147.0
申请日：2009-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185
CPC classification number: H03K3/356113 , H03K3/356182
Abstract: 本发明公开了用于具有内部低电压电源(VCCL)和外部高压电源(VCCH)的集成电路系统内的电平转换电路，该电平转换电路包括：连接到VCCH的一对交叉耦合的PMOS晶体管，源极连接到地电位(VSS)和栅极连接到在VCCL和VSS之间摇摆的第一信号的NMOS晶体管，以及耦合在第一PMOS晶体管的漏极和第一NMOS晶体管的漏极之间的第一阻断器件，当第一信号是在静止状态或在从逻辑高到一个逻辑低的转变中时，第一阻断器件被设定为在第一PMOS晶体管和第一NMOS晶体管的漏极之间传导激活电流，当第一信号从逻辑低到逻辑高的转变时第一次阻断器件配置为关断第一PMOS晶体管和第一NMOS晶体管漏极之间的激活电流。
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公开(公告)号：CN100580604C
公开(公告)日：2010-01-13
申请号：CN200710109960.1
申请日：2007-06-11
Applicant: 台湾积体电路制造股份有限公司
IPC: G05F1/10
Abstract: 一种交换式电压产生电路包括偏压电路，具有第一端，耦接至具有操作电压的第一电源节点，以及第二端，耦接至低电压参考电位，其中位于第一端的电压以非线性的方式与操作电压相关；充电电容具有第一端，耦接至负载电路的；充电路径，位于充电电容的第二端与偏压电路的第一端之间，其中充电路径对应于时钟信号；放电路径位于充电电容的第二端与低电压参考电位之间，其中放电路径对应于时钟信号；以及切换电路耦接于充电电容的第一端，用来设定充电电容的第一端的电压，其中切换电路对应于时钟信号。本发明的交换式电压产生电路与电源供应电压呈非线性相关，以提供较具弹性的设计。
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公开(公告)号：CN101236791A
公开(公告)日：2008-08-06
申请号：CN200710188649.0
申请日：2007-11-21
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C29/44
CPC classification number: G11C29/808
Abstract: 所揭示的内容大致上涉及一种用于多段静态随机存取存储器的装置、电路和方法。在一实施例中，所揭示的内容涉及一存储器电路，包含：一存储器阵列，由设置成一或多列以及一或多行的多个存储器所定义，每个存储器单元与一对互补位线其中一条通信且与一字线通信；多个IO电路，每个IO电路与多个列存储器单元其中一个相连；多条冗余位线，每一条位线与一冗余位单元通信；一第一电路，用以检测该存储器电路中一损坏存储器单元；一第二电路，用以选择多条冗余位线其中之一，以从该损坏存储器单元切换至该冗余存储器单元；以及一第三电路，用以将该损坏存储器的一字线脉冲指向所选的冗余存储器单元。
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Patent Agency Ranking
公开(公告)号：CN119028396A
公开(公告)日：2024-11-26
申请号：CN202411051979.5
申请日：2024-08-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/408 , G11C11/4094 , G11C11/418 , G11C11/419
Abstract: 一种存储器电路包括阵列和多个电压控制电路，阵列包括跨过多个列布置的多个存储器单元，多个电压控制电路中的每个可操作地耦接到多个列中的对应列的存储器单元。多个电压控制电路中的每个包括第一部分和第二部分，第一部分被配置为在电源电压耦接到对应列的存储器单元时提供第一电压降，第二部分被配置为在电源电压耦接到对应列的存储器单元时提供第二电压降。第一电压降基本上小于第二电压降。本申请的实施例还提供了操作存储器电路的方法。
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公开(公告)号：CN118887983A
公开(公告)日：2024-11-01
申请号：CN202410900640.1
申请日：2024-07-05
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4097 , H10B10/00 , G11C11/408 , G11C11/416
Abstract: 一种存储器器件，包括第一存储器阵列，包括第一存储器单元；第二存储器阵列，包括第二存储器单元；第三存储器阵列，包括第三存储器单元，第二存储器阵列沿着横向方向介于第一存储器阵列与第三存储器阵列之间；第一位线区段，沿着横向方向延伸并耦合到第一存储器单元中的每个；第二位线区段，沿着横向方向延伸并耦合到第二存储器单元中的每个；以及第三位线区段，沿着横向方向延伸并耦合到第三存储器单元中的每个。第一位线区段形成在第一金属化层中，第二位线区段形成在第二金属化层中，第三位线区段形成在第三金属化层中。本申请的实施例还提供了用于形成存储器器件的方法。
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公开(公告)号：CN118317594A
公开(公告)日：2024-07-09
申请号：CN202410300661.X
申请日：2024-03-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00 , H01L23/528 , H01L27/092 , H01L27/02
Abstract: 一种集成电路(IC)器件，包括多个存储器区段。每个存储器区段包括多个存储器单元，以及电耦合到多个存储器单元并布置在IC器件的第一侧上的局部位线。IC器件还包括全局位线，全局位线电耦合到多个存储器区段，并且布置在IC器件的第二侧上。第二侧在集成电路器件的厚度方向上与第一侧相对。本申请的实施例还提供了存储器单元和操作存储器器件的方法。
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公开(公告)号：CN118042818A
公开(公告)日：2024-05-14
申请号：CN202410084650.2
申请日：2024-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00 , G11C5/06 , G11C8/14 , G11C11/417 , G11C11/418
Abstract: 一种集成电路(IC)器件包括存储器阵列，存储器阵列包括多个存储器单元，第一字线，位于所述存储器阵列上方并且电耦接到所述多个存储器单元之中的至少一个第一存储器单元，以及第二字线，位于所述存储器阵列下方并且电耦接到所述多个存储器单元之中的至少一个第二存储器单元。所述多个存储器单元之中的每个存储器单元包括互补场效应晶体管(CFET)器件。本申请的实施例还涉及一种形成集成电路器件的方法。
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公开(公告)号：CN113140238B
公开(公告)日：2024-05-07
申请号：CN202011344969.2
申请日：2020-11-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了用于存储器电路的系统和方法。在实施例中，电路包括对应于数据字和全局写入字线的多个存储器单元。多个局部写入线连接到数据字的多个存储器单元的子集。选择逻辑系统被配置为基于全局写入字线上的信号和与存储器单元的特定子集相关联的选择信号来激活存储器单元的特定子集，以经由特定局部写入线进行写入。本发明的实施例还涉及存储器电路及其操作方法以及信号网络。
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