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公开(公告)号：CN108962312A
公开(公告)日：2018-12-07
申请号：CN201810494280.4
申请日：2018-05-22
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419
Abstract: 一种半导体存储器装置，包括：多个存储单元，配置成存储数字数据；以及输入复用器，配置成实现从多个存储单元选择特定存储单元。半导体存储器装置进一步包括：读取/写入驱动电路，配置成从选择的存储单元读取数据以及将数据写入选择的存储单元；以及写入逻辑块，配置成将逻辑控制提供到读取/写入驱动电路以用于将数据写入选择的存储单元。读取/写入驱动电路可通过数据线及倒置数据线耦合到读取/写入输入复用器，且选择的存储单元的读取操作及写入操作发生于相同数据线及倒置数据线。
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公开(公告)号：CN104464800B
公开(公告)日：2018-04-20
申请号：CN201310724676.0
申请日：2013-12-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419
CPC classification number: G11C11/419 , G11C5/025 , G11C8/08 , G11C8/16 , G11C11/412 , H01L27/0688 , H01L27/1104
Abstract: 本发明公开的一种半导体存储器包括设置在三维集成电路的第一层上的读取端口阵列和设置在三维集成电路的第二层上的位单元阵列。第二层垂直放置于第一层的上方或下方。位单元阵列的至少一个位单元通过从第一层延伸至第二层的通孔连接至读取端口阵列的至少一个读取端口单元。本发明还公开了一种三维两端口位单元。
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公开(公告)号：CN102800355A
公开(公告)日：2012-11-28
申请号：CN201210021129.1
申请日：2012-01-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C7/227 , G11C11/418
Abstract: 本发明公开了SRAM定时单元装置和方法，具体公开了用于提供SRAM定时跟踪单元电路。在实施例中，该装置包括：SRAM阵列，该阵列包括成行和成列布置的静态随机存储器单元；多个字线，每个字线都沿着其中一行与存储器单元连接；时钟发生器，用于输出时钟信号；字线发生电路，用于响应于一个时钟信号在多个字线上产生脉冲，并且用于响应于一个时钟信号结束脉冲；跟踪单元，用于按照SRAM跟踪时间接收时钟信号以及向时钟发生电路输出字线脉冲结束信号；其中，跟踪单元进一步包括设置于SRAM阵列中并且串联的SRAM跟踪电路，用于提供指示SRAM跟踪时间的信号。本发明还公开了用于SRAM定时的方法。
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公开(公告)号：CN101751976B
公开(公告)日：2012-09-19
申请号：CN200910203614.9
申请日：2009-05-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C5/14 , G11C11/413 , G05F1/56
CPC classification number: G11C11/413 , G11C5/04 , G11C5/147
Abstract: 本发明涉及一种集成电路结构及应用该结构的芯片组。所述集成电路结构包括存储器。该存储器包括了第一内存宏和第二内存宏，第二内存宏和第一内存宏是相同的。第一电源模块被连接到第一内存宏且用于为第一内存宏提供一个稳定电压。第一电源模块具有一个第一输入和一个第一输出。第二电源模块被连接到第二内存宏且用于为第二内存宏提供一个稳定电压，该第二电源模块和第一电源模块是基本相同的。第二电源模块具有一个第二输入和一个第二输出。第一输入和第二输入是相连的。第一输出和第二输出是相连的。
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公开(公告)号：CN101751976A
公开(公告)日：2010-06-23
申请号：CN200910203614.9
申请日：2009-05-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C5/14 , G11C11/413 , G05F1/56
CPC classification number: G11C11/413 , G11C5/04 , G11C5/147
Abstract: 本发明涉及一种集成电路结构及应用该结构的芯片组。所述集成电路结构包括存储器。该存储器包括了第一内存宏和第二内存宏，第二内存宏和第一内存宏是相同的。第一电源模块被连接到第一内存宏且用于为第一内存宏提供一个稳定电压。第一电源模块具有一个第一输入和一个第一输出。第二电源模块被连接到第二内存宏且用于为第二内存宏提供一个稳定电压，该第二电源模块和第一电源模块是基本相同的。第二电源模块具有一个第二输入和一个第二输出。第一输入和第二输入是相连的。第一输出和第二输出是相连的。
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Patent Agency Ranking
公开(公告)号：CN110729004B
公开(公告)日：2021-09-10
申请号：CN201910635960.8
申请日：2019-07-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12 , G11C7/18 , G11C11/419
Abstract: 根据本申请的实施例，一种半导体存储器器件包括：本地写入位(LWB)线；本地写入位_bar(LWB_bar)线；全局写入位(GWB)线；全局写入位_bar(GWBL_bar)线；区段列，每区段包括位单元；位单元的每个包括锁存电路和将对应的LWB和LWB_bar线连接到锁存电路的第一通路栅极和第二通路栅极；以及分布式写入驱动布置。分布式写入驱动布置包括：全局写入驱动器，包括在GWB线和LWB线之间连接的第一反相器、以及在GWB_bar线和LWB_bar线之间连接的第二反相器；以及包括在每个区段的内部处的本地写入驱动器，每个本地写入驱动器包括在GWB线和LWB线之间连接的第三反相器；以及在GWB_bar线和LWB_bar线之间连接的第四反相器。本申请的实施例提供了半导体存储器器件和在分布式基础上在SRAM宏中写入‑驱动列的方法。
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公开(公告)号：CN104637521B
公开(公告)日：2017-12-19
申请号：CN201410033697.2
申请日：2014-01-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/18 , H01L25/065 , H01L23/528 , H01L21/768
CPC classification number: H01L23/481 , G11C5/063 , G11C7/18 , H01L25/0657 , H01L27/0688 , H01L27/10 , H01L2225/06541 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了三维导线的装置和方法，所述装置包括：第一层级中的第一存储列段，第二层级中的第二存储列段，以及将第一存储列段连接至第二存储列段的导线。在一些实施例中，导线在第一层级中设置在存储列的第一侧上和在第二层级中设置在存储列的第二侧上。
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公开(公告)号：CN102800355B
公开(公告)日：2015-11-18
申请号：CN201210021129.1
申请日：2012-01-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C7/227 , G11C11/418
Abstract: 本发明公开了SRAM定时单元装置和方法，具体公开了用于提供SRAM定时跟踪单元电路。在实施例中，该装置包括：SRAM阵列，该阵列包括成行和成列布置的静态随机存储器单元；多个字线，每个字线都沿着其中一行与存储器单元连接；时钟发生器，用于输出时钟信号；字线发生电路，用于响应于一个时钟信号在多个字线上产生脉冲，并且用于响应于一个时钟信号结束脉冲；跟踪单元，用于按照SRAM跟踪时间接收时钟信号以及向时钟发生电路输出字线脉冲结束信号；其中，跟踪单元进一步包括设置于SRAM阵列中并且串联的SRAM跟踪电路，用于提供指示SRAM跟踪时间的信号。本发明还公开了用于SRAM定时的方法。
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公开(公告)号：CN104637521A
公开(公告)日：2015-05-20
申请号：CN201410033697.2
申请日：2014-01-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/18 , H01L25/065 , H01L23/528 , H01L21/768
CPC classification number: H01L23/481 , G11C5/063 , G11C7/18 , H01L25/0657 , H01L27/0688 , H01L27/10 , H01L2225/06541 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了三维导线的装置和方法，所述装置包括：第一层级中的第一存储列段，第二层级中的第二存储列段，以及将第一存储列段连接至第二存储列段的导线。在一些实施例中，导线在第一层级中设置在存储列的第一侧上和在第二层级中设置在存储列的第二侧上。
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公开(公告)号：CN110729004A
公开(公告)日：2020-01-24
申请号：CN201910635960.8
申请日：2019-07-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12 , G11C7/18 , G11C11/419
Abstract: 根据本申请的实施例，一种半导体存储器器件包括：本地写入位(LWB)线；本地写入位_bar(LWB_bar)线；全局写入位(GWB)线；全局写入位_bar(GWBL_bar)线；区段列，每区段包括位单元；位单元的每个包括锁存电路和将对应的LWB和LWB_bar线连接到锁存电路的第一通路栅极和第二通路栅极；以及分布式写入驱动布置。分布式写入驱动布置包括：全局写入驱动器，包括在GWB线和LWB线之间连接的第一反相器、以及在GWB_bar线和LWB_bar线之间连接的第二反相器；以及包括在每个区段的内部处的本地写入驱动器，每个本地写入驱动器包括在GWB线和LWB线之间连接的第三反相器；以及在GWB_bar线和LWB_bar线之间连接的第四反相器。本申请的实施例提供了半导体存储器器件和在分布式基础上在SRAM宏中写入-驱动列的方法。
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