公开(公告)号：CN113130814A

公开(公告)日：2021-07-16

申请号：CN202010805569.0

申请日：2020-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林佳桦 ,  张耀文 ,  吴启明 ,  蔡正原 ,  逸群·陈 ,  蔡子中

IPC: H01L51/52

Abstract: 本发明实施例涉及一种半导体结构。所述半导体结构包含金属化结构、多个导电垫及电介质层。所述多个导电垫在所述金属化结构上方。所述电介质层在所述金属化结构上且覆盖所述导电垫。所述电介质层包含第一电介质膜、第二电介质膜及第三电介质膜。所述第一电介质膜在所述导电垫上。所述第二电介质膜在所述第一电介质膜上。所述第三电介质膜在所述第二电介质膜上。所述第一电介质膜的折射率小于所述第二电介质膜的折射率，且所述第二电介质膜的所述折射率小于所述第三电介质膜的折射率。

公开(公告)号：CN107046038B

公开(公告)日：2021-05-11

申请号：CN201611202250.9

申请日：2016-12-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张耀文 ,  蔡正原 ,  郑凯文

IPC: H01L27/11568 ,  H01L29/51 ,  G11C16/02

Abstract: 本发明的实施例公开了一种存储器件的实施例。存储器件包括：位于衬底上方的多堆叠介电层；位于多堆叠介电层上方的第一导电层；位于第一导电层上方的第二导电层；位于第二导电层上方的吸气层，其中，吸气层包括由钛形成的第一层和位于第一层上的由氮化钽形成的第二层；以及位于吸气层上的互连层，从而使得互连层电耦合至第一导电层。本发明的实施例还公开了一种半导体器件及其形成方法。

公开(公告)号：CN112750707A

公开(公告)日：2021-05-04

申请号：CN202011197152.7

申请日：2020-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄志辉 ,  周正贤 ,  蔡正原 ,  吴国铭 ,  李昇展

IPC: H01L21/48 ,  H01L23/498

Abstract: 在一些实施例中，本发明涉及一种形成集成芯片结构的方法。可以通过在设置在第一半导体衬底的上表面上方的第一互连结构内形成多个互连层来执行该方法。执行边缘修整工艺以沿着第一半导体衬底的周边去除第一互连结构和第一半导体衬底的部分。边缘修整工艺产生具有凹进表面的第一半导体衬底，凹进表面通过直接设置在第一半导体衬底上方的内侧壁耦合至上表面。在执行边缘修整工艺之后，在第一互连结构的侧壁上形成介电覆盖结构。本发明的实施例还涉及集成芯片结构和多维集成芯片。

公开(公告)号：CN110660687A

公开(公告)日：2020-01-07

申请号：CN201910537975.0

申请日：2019-06-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李昇展 ,  周正贤 ,  蔡正原 ,  黄志辉 ,  吴国铭

IPC: H01L21/60 ,  H01L23/00

Abstract: 在一些实施例中，提供了用于接合半导体晶圆的方法。方法包括在第一半导体晶圆的中心区域上方形成第一集成电路(IC)。第一环形接合支撑结构形成在第一半导体晶圆的环形周边区域上方，其中，第一半导体晶圆的环形周边区域围绕第一半导体晶圆的中心区域。第二半导体晶圆接合至第一半导体晶圆，使得布置在第二半导体晶圆上的第二IC电连接至第一IC。本发明的实施例还提供了接合支撑结构和多个半导体晶圆。

公开(公告)号：CN107452595B

公开(公告)日：2019-10-08

申请号：CN201710293157.1

申请日：2017-04-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 曹钧涵 ,  陈志明 ,  陈汉誉 ,  王嗣裕 ,  赵兰璘 ,  蔡正原

IPC: H01L21/02 ,  H01L21/285

Abstract: 本揭露提供半导体装置及其制造方法。所述半导体装置包含半导体结构、介电层、金属‑半导体化合物薄膜以及覆盖层。所述半导体结构具有上表面与侧面。所述介电层包围所述半导体结构的所述侧面，并且暴露所述半导体结构的所述上表面。所述金属‑半导体化合物薄膜位于所述半导体结构上，其中所述介电层暴露所述金属‑半导体化合物薄膜的表面的一部分。所述覆盖层包围由所述介电层暴露的所述金属‑半导体化合物薄膜的所述表面的所述部分，并且暴露所述介电层。

公开(公告)号：CN106159083B

公开(公告)日：2019-08-30

申请号：CN201510148817.8

申请日：2015-03-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 金海光 ,  林杏莲 ,  蔡正原 ,  蔡嘉雄 ,  李汝谅

IPC: H01L45/00 ,  H01L27/24

Abstract: 本发明涉及一种形成具有介电数据层的RRAM单元的方法和相关的装置，介电数据层配置为提供良好的性能、器件良率、和数据保持。在一些实施例中，通过形成具有底电极层、顶电极层和设置在底电极层和顶电极层之间的介电数据存储层的RRAM膜堆叠件来实施该方法，其中底电极层设置在半导体衬底上方。介电数据存储层包括具有氢掺杂的氧化物的性能增强层和具有氧化铝的数据保持层。然后，根据一个或多个掩蔽层图案化RRAM膜堆叠件以形成顶电极和底电极；以及在电接触顶电极的位置处形成上部金属互连层。本发明涉及用于RRAM结构的氧化物膜方案。

公开(公告)号：CN109802034A

公开(公告)日：2019-05-24

申请号：CN201810661636.9

申请日：2018-06-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 金海光 ,  林杏莲 ,  吴启明 ,  蔡正原

IPC: H01L45/00

Abstract: 一种半导体装置结构包括：一半导体基底及一下电极位于半导体基底上。半导体装置结构还包括：一第一氧化层位于下电极上；一第二氧化层位于第一氧化层上；及一第三氧化层位于第二氧化层上。第二氧化层内的氧离子键合较第一氧化层内的氧离子键合更为紧密。半导体装置结构还包括一上电极位于第三氧化层上。

公开(公告)号：CN105336578B

公开(公告)日：2019-04-23

申请号：CN201410658986.1

申请日：2014-11-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 卢祯发 ,  蔡正原 ,  杜友伦 ,  蔡嘉雄

IPC: H01L21/02 ,  H01L23/525

Abstract: 本发明提供了具有通孔的堆叠结构上的缓冲层。一种结构包括第一和第二衬底、第一和第二应力缓冲层和钝化后互连(PPI)结构。第一和第二衬底包括第一和第二半导体衬底以及分别位于所述第一和第二半导体衬底上的第一和第二互连结构。第二互连结构位于第二半导体衬底的第一侧上。第一衬底在接合界面处接合至第二衬底。通孔至少延伸穿过第二半导体衬底进入第二互连结构。第一应力缓冲层位于与第二半导体衬底的第一侧相对的第二半导体衬底的第二侧上。PPI结构位于第一应力缓冲层上且电连接至通孔。第二应力缓冲层位于PPI结构和第一应力缓冲层上。

公开(公告)号：CN109524388A

公开(公告)日：2019-03-26

申请号：CN201711085852.5

申请日：2017-11-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李名哲 ,  陈奕男 ,  陈升照 ,  周正贤 ,  蔡正原

IPC: H01L23/64 ,  H01L23/522

Abstract: 本发明实施例涉及具有集成电感器的半导体结构。本发明实施例揭示一种半导体结构，其包含：衬底；所述衬底上方的第一钝化层；所述第一钝化层上方的第二钝化层；及所述第二钝化层中的磁芯；其中所述磁芯包含第一磁性材料层及在所述第一磁性材料层上方的第二磁性材料层，所述第一磁性材料层及所述第二磁性材料层被高电阻隔离层分离，且所述高电阻隔离层具有大于约1.3欧姆-厘米的电阻率。

公开(公告)号：CN109119532A

公开(公告)日：2019-01-01

申请号：CN201711246858.6

申请日：2017-12-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 金海光 ,  林杏莲 ,  蔡正原 ,  朱文定

IPC: H01L45/00

Abstract: 本公开实施例涉及电阻式随机存取存储器装置。在一些实施例中，电阻式随机存取存储器装置包含下电极设置于导电下部内连线层上，上电极位于下电极之上，以及多层数据存储结构介于下电极与上电极之间。多层数据存储结构具有第一和第二子层。第一子层具有来自于第一组金属的第一金属、来自于第二组金属的第二金属的第一浓度以及氧。第二子层具有来自于第一组金属的第三金属、来自于第二组金属的第四金属的非零第二浓度以及氧。非零第二浓度小于第一浓度，并且使得形成于第二子层内的导电细丝宽于形成于第一子层内的导电细丝。