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公开(公告)号：CN114927531A
公开(公告)日：2022-08-19
申请号：CN202210111660.1
申请日：2022-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/118
Abstract: 本发明的实施例公开了组合电路、集成电路及其制造方法。诸如集成电路器件的电路器件由包括两个或更多个级联晶体管以及布置在级联晶体管上方的一个或多个金属层的组合电路构成。级联晶体管包括多个内部节点(例如，公共源极/漏极区)。多个内部节点不连接到一个或多个金属层中的公共金属带(相同的金属带)。内部节点和公共金属带之间不存在连接，可以减少或消除内部节点上的负载。级联晶体管中的晶体管彼此独立。
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公开(公告)号：CN113284526A
公开(公告)日：2021-08-20
申请号：CN202110129581.9
申请日：2021-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C5/14 , G11C11/413
Abstract: 本发明的实施例公开了一种电子器件及其操作方法，该电子器件包括用于第一电源域的第一电源轨和用于第二电源域的第二电源轨。第一电路块连接到第一电源轨，第二电路块连接到第二电源轨。第一电路块和第二电路块均连接至虚拟VSS端子。脚部电路连接在虚拟VSS端子与地端子之间，并且该脚部电路配置为选择性地控制虚拟VSS端子与地端子之间的连接。
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公开(公告)号：CN113257295A
公开(公告)日：2021-08-13
申请号：CN202110178972.X
申请日：2021-02-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供用于存储器电路的系统和方法，该存储器电路包括响应于位线信号线和位线条信号线且被配置为存储数据位的位单元。预充电电路被配置为在读取操作之前对位线和位线条信号线之一进行充电，其中预充电电路包括第一预充电组件和第二预充电组件，第一和第二预充电组件可单独控制以对位线和位线条信号线充电。本发明的实施例还涉及存储器电路及控制多级预充电电路的方法。
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公开(公告)号：CN104282324B
公开(公告)日：2017-05-10
申请号：CN201410281766.1
申请日：2014-06-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/06
CPC classification number: G11C7/065 , G11C11/419 , H01L21/20 , H01L21/2003 , H01L21/28008 , H01L21/823431 , H01L21/823475 , H01L23/528 , H01L23/552 , H01L27/0207 , H01L27/0296 , H01L27/0886 , H01L27/0924 , H01L27/1104 , H01L29/0649
Abstract: 本发明提供了用于FinFET技术的感测放大器布局。感测放大器(SA)包括具有定义氧化(OD)区的半导体衬底、SA感测器件对、SA使能器件和用于携带感测放大器使能(SAE)信号的SAE信号线。该SA感测器件对具有与SA使能器件相等的多晶硅栅长度Lg，并且它们都共享相同的OD区。当激活时，SAE信号使SA使能器件导通以使SA感测器件对中的一个进行放电，以用于从感测放大器感测数据。
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公开(公告)号：CN118042817A
公开(公告)日：2024-05-14
申请号：CN202311798192.0
申请日：2023-12-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器宏包括：输入/输出(I/O)电路，位于半导体晶圆中，存储器单元列，包括在半导体晶圆中远离I/O电路延伸的连续存储器单元的第一子集和第二子集，其中第一子集定位于I/O电路和第二子集之间，第一位线，耦接到I/O电路，并且沿着第一子集在半导体晶圆的前侧或背侧中的一个上延伸并且终止于第二子集，以及第二位线，耦接到I/O电路，并且沿着第一子集和第二子集在前侧或背侧中的另一个上延伸。第一子集的每个存储器单元电连接到第一位线，并且第二子集的每个存储器单元电连接到第二位线。本申请的实施例还涉及一种集成电路器件及制造存储器宏的方法。
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Patent Agency Ranking
公开(公告)号：CN115440724A
公开(公告)日：2022-12-06
申请号：CN202210632574.5
申请日：2022-06-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/088 , H01L21/8234
Abstract: 本发明的实施例涉及半导体器件及其形成方法。半导体器件包括：衬底；以及单元区，具有相对于第一方向相对的第一侧和第二侧，单元区包括形成在衬底中在第一方向上延伸的有源区；相对于在垂直于第一方向的第二方向上的假想第一参考线，有源区的第一多数具有与第一参考线对齐的第一端部，第一侧平行于且靠近第一参考线；相对于在第二方向上的假想第二参考线，有源区的第二多数具有与第二参考线对齐的第二端部，第二侧平行于且靠近第二参考线；以及栅极结构，对应地位于有源区中的第一有源区和第二有源区上；以及其中，相对于第二方向，栅极结构中的所选择栅极结构的第一端部邻接位于第一有源区和第二有源区之间的中间区。
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公开(公告)号：CN104637521B
公开(公告)日：2017-12-19
申请号：CN201410033697.2
申请日：2014-01-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/18 , H01L25/065 , H01L23/528 , H01L21/768
CPC classification number: H01L23/481 , G11C5/063 , G11C7/18 , H01L25/0657 , H01L27/0688 , H01L27/10 , H01L2225/06541 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了三维导线的装置和方法，所述装置包括：第一层级中的第一存储列段，第二层级中的第二存储列段，以及将第一存储列段连接至第二存储列段的导线。在一些实施例中，导线在第一层级中设置在存储列的第一侧上和在第二层级中设置在存储列的第二侧上。
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公开(公告)号：CN104425007B
公开(公告)日：2017-10-13
申请号：CN201310551997.5
申请日：2013-11-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C8/16 , G11C5/06 , G11C5/063 , G11C8/08 , G11C8/14 , G11C11/41 , G11C11/412 , G11C11/413 , G11C11/417
Abstract: 本发明提供了一种半导体存储器，其包括具有被布置为多行和多列的多个交叉存取双端口位单元的双端口存储阵列，多个交叉存取双端口位单元中的每一个都具有两个交叉存取端口以用于从交叉存取双端口位单元读出和写入一位或多位数据。半导体存储器还包括与双端口存储阵列的多个行中的至少一行相关的字线对，字线对被配置为传输行选择信号对以用于在行中的一个或多个交叉存取双端口位单元上启动一个或多个读出和写入操作。半导体存储器还包括与双端口存储器阵列的多个列中的至少一列相关的列选择线对，列选择线对被配置为传输列选择信号对以用于在列中的交叉存取双端口位单元上启动读出和写入操作。本发明还提供了一种对双端口存储阵列实施的方法。
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公开(公告)号：CN106997775A
公开(公告)日：2017-08-01
申请号：CN201611173936.X
申请日：2016-12-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412 , G11C11/417
CPC classification number: G11C11/419 , G11C11/412 , G11C11/413 , H01L27/11 , G11C11/417
Abstract: 本发明的实施例公开了一种包括第一存储单元、第二存储单元、第一导线和第二导线的器件及其操作方法。第一导线与第二导线电断开。第一导线接收用于多个第一存储器单元的第一电源电压。第二导线接收用于多个第二存储器单元的第二电源电压，第二电源电压独立于第一电源电压。
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公开(公告)号：CN104637521A
公开(公告)日：2015-05-20
申请号：CN201410033697.2
申请日：2014-01-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/18 , H01L25/065 , H01L23/528 , H01L21/768
CPC classification number: H01L23/481 , G11C5/063 , G11C7/18 , H01L25/0657 , H01L27/0688 , H01L27/10 , H01L2225/06541 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了三维导线的装置和方法，所述装置包括：第一层级中的第一存储列段，第二层级中的第二存储列段，以及将第一存储列段连接至第二存储列段的导线。在一些实施例中，导线在第一层级中设置在存储列的第一侧上和在第二层级中设置在存储列的第二侧上。
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