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公开(公告)号：CN101859778A
公开(公告)日：2010-10-13
申请号：CN201010163558.3
申请日：2010-04-12
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/522
CPC classification number: H01L27/11578 , H01L27/115 , H01L27/11517 , H01L27/11565 , H01L27/11582
Abstract: 本发明提供一种具有三维结构的非易失性存储器件。该非易失性存储器件可以包括：单元阵列，具有三维地布置在半导体基板上的线状的多个导电图案，单元阵列彼此分离；半导体图案，从半导体基板延伸以与导电图案的侧壁交叉；公共源极区，沿导电图案延伸的方向设置在半导体图案下部分之下的半导体基板中；第一杂质区，设置在半导体基板中，使得第一杂质区沿与导电图案交叉的方向延伸以电连接公共源极区；以及第一接触孔，暴露第一杂质区的在分离的单元阵列之间的部分。
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公开(公告)号：CN106571353B
公开(公告)日：2019-04-16
申请号：CN201610282522.4
申请日：2016-04-29
Applicant: 三星电子株式会社
IPC: H01L23/488 , H01L23/52
Abstract: 提供了一种半导体装置和一种焊盘布置，所述半导体装置包括：多个半导体器件，电连接到至少一个半导体器件的多条金属线，以及位于金属线上的保护层。保护层包括部分暴露金属线并且用作焊盘的多个开口区域。第一焊盘包括从至少一条金属线延伸的第一区域以及围绕第一区域并且与第一区域分开的至少一个第二区域。
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公开(公告)号：CN109148462A
公开(公告)日：2019-01-04
申请号：CN201810677598.6
申请日：2018-06-27
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582
Abstract: 公开了一种三维半导体存储器装置，其包括在衬底上在第一方向上排列的第一沟道组至第三沟道组。第一沟道组至第三沟道组在衬底上沿着第二方向彼此间隔开。第一沟道组至第三沟道组中的每一个包括在垂直于衬底的顶表面的第三方向上延伸的多个竖直沟道。第一沟道组和第二沟道组在第二方向上彼此邻近并且在第二方向上以第一距离间隔开。第二沟道组和第三沟道组在第二方向上彼此邻近并且以小于第一距离的第二距离间隔开。
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公开(公告)号：CN106571353A
公开(公告)日：2017-04-19
申请号：CN201610282522.4
申请日：2016-04-29
Applicant: 三星电子株式会社
IPC: H01L23/488 , H01L23/52
CPC classification number: H01L22/32 , G01R1/067 , G01R31/28 , G11C5/025 , G11C29/1201 , G11C29/48 , G11C2029/5602 , H01L22/34 , H01L24/09 , H01L2224/08055 , H01L2224/09055 , H01L23/488 , H01L23/52 , H01L2224/09051 , H01L2224/091
Abstract: 提供了一种半导体装置和一种焊盘布置，所述半导体装置包括：多个半导体器件，电连接到至少一个半导体器件的多条金属线，以及位于金属线上的保护层。保护层包括部分暴露金属线并且用作焊盘的多个开口区域。第一焊盘包括从至少一条金属线延伸的第一区域以及围绕第一区域并且与第一区域分开的至少一个第二区域。
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公开(公告)号：CN102456675B
公开(公告)日：2016-04-13
申请号：CN201110328364.9
申请日：2011-10-25
Applicant: 三星电子株式会社
IPC: H01L25/00 , H01L27/115 , H01L23/528
CPC classification number: H01L27/11578 , H01L27/11582 , H01L29/7926
Abstract: 本发明涉及三维半导体器件。该器件可以包括包含栅图案和绝缘图案的层叠图案。层叠图案还可以包括第一部分和第二部分，并且层叠结构的第二部分可以具有比第一部分窄的宽度。该器件还可以包括穿过层叠结构的有源图案。该器件还可以包括与层叠结构相邻的公共源极区。该器件可以另外包括在公共源极区上的带接触插塞。
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Patent Agency Ranking
公开(公告)号：CN100536164C
公开(公告)日：2009-09-02
申请号：CN200510106912.8
申请日：2005-09-23
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66772 , H01L21/84 , H01L27/1203 , H01L29/783 , H01L29/78606 , H01L29/78654
Abstract: 一种半导体器件包括体区，该体区具有：源区、漏区、插在源区与漏区之间的沟道区以及从该沟道区的端部开始延伸的体区。在沟道区和体区上形成栅极图形，而且体接触使栅极图形连接到体区。体区延伸部分的侧壁自对准栅极图形的侧壁。还公开了用于形成具有自对准体和体接触的半导体器件的方法。
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公开(公告)号：CN113496999B
公开(公告)日：2025-01-17
申请号：CN202110294907.3
申请日：2021-03-19
Applicant: 三星电子株式会社
IPC: H01L23/538 , H10B43/40 , H10B41/40
Abstract: 一种垂直存储器件包括：在基板上的外围电路的电路图案，该电路图案包括下导电图案；单元堆叠结构，在电路图案之上并在第一水平方向上间隔开，其中每个单元堆叠结构包括在垂直方向上间隔开的栅电极；第一绝缘夹层，覆盖单元堆叠结构以及在单元堆叠结构之间的部分；贯穿通路接触，穿过单元堆叠结构之间的第一绝缘夹层以接触下导电图案的上表面；至少一个虚设贯穿通路接触，穿过单元堆叠结构之间的第一绝缘夹层并与贯穿通路接触相邻地设置；以及在贯穿通路接触上的上布线。
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公开(公告)号：CN113496999A
公开(公告)日：2021-10-12
申请号：CN202110294907.3
申请日：2021-03-19
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L27/11526 , H01L27/11573
Abstract: 一种垂直存储器件包括：在基板上的外围电路的电路图案，该电路图案包括下导电图案；单元堆叠结构，在电路图案之上并在第一水平方向上间隔开，其中每个单元堆叠结构包括在垂直方向上间隔开的栅电极；第一绝缘夹层，覆盖单元堆叠结构以及在单元堆叠结构之间的部分；贯穿通路接触，穿过单元堆叠结构之间的第一绝缘夹层以接触下导电图案的上表面；至少一个虚设贯穿通路接触，穿过单元堆叠结构之间的第一绝缘夹层并与贯穿通路接触相邻地设置；以及在贯穿通路接触上的上布线。
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公开(公告)号：CN107845638B
公开(公告)日：2020-08-11
申请号：CN201710770958.2
申请日：2017-08-31
Applicant: 三星电子株式会社
IPC: H01L27/11526 , H01L27/11573
Abstract: 存储器件包括：一对公共源极线，彼此间隔开地设置在衬底上，并沿第一方向延伸；多个接地选择线，设置在所述一对公共源极线之间，沿所述第一方向延伸并且设置在相同的层面上；多个字线，设置在所述一对公共源极线之间所述多个接地选择线上，沿所述第一方向延伸并且设置在相同的层面上，所述多个字线的至少一部分通过连接电极进行连接；和多个第一分离绝缘图案，设置在所述多个接地选择线的部分的各个接地选择线之间，并且沿第一方向延伸。所述多个字线的至少一部分通过连接电极进行连接。
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公开(公告)号：CN111490052A
公开(公告)日：2020-08-04
申请号：CN202010142068.9
申请日：2016-10-08
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556 , H01L23/544
Abstract: 本公开提供了垂直存储器件。一种垂直存储器件包括：基板；多个沟道，在基板上并在垂直于基板的顶表面的第一方向上延伸；多条栅线，在基板上层叠在彼此之上；多条布线，在栅线上方并电连接到栅线；以及识别图案，在基板上处于与布线中的至少一条的层级相同的层级。栅线围绕沟道。栅线沿着第一方向彼此间隔开。
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