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公开(公告)号：CN110002393A
公开(公告)日：2019-07-12
申请号：CN201910273149.X
申请日：2019-04-04
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供了一种选择性刻蚀方法及纳米针尖结构的制备方法。该选择性刻蚀方法包括以下步骤：在衬底上顺序形成第一材料层和第二材料层，其中第一材料层对第二材料层的各向同性刻蚀选择比大于10，第一材料层含有掺杂元素，沿第一材料层的厚度方向掺杂元素的浓度呈线性递增；对第一材料层进行选择性各向同性刻蚀，选择性各向同性刻蚀的刻蚀速率与掺杂元素的浓度具有正线性关系，以完成对第一材料层的外壁的刻蚀。本申请利用刻蚀工艺中刻蚀速率与待刻蚀材料中掺杂元素浓度之间的正线性关系，得到与浓度递增的方向相反的倾斜侧壁，从而采用上述选择性刻蚀方法，能够得到锐利度较高的纳米针尖结构，还能够灵活调节针尖结构的尺寸、形貌以及角度。
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公开(公告)号：CN108364910A
公开(公告)日：2018-08-03
申请号：CN201810143686.8
申请日：2018-02-11
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092
CPC classification number: H01L21/823807 , H01L27/092
Abstract: 本发明公开了一种纳米线阵列围栅MOSFET结构及其制作方法。其中，该制作方法包括：在衬底上形成由浅沟槽隔离区分隔开的N型MOSFET区域和/或P型MOSFET区域；在衬底上光刻出纳米线图案，并交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的硅纳米线阵列结构；在硅纳米线阵列结构的每个纳米线上形成牺牲氧化层，以调控纳米线的形状，然后去除牺牲氧化层；对于P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后进行浓缩氧化，得到SiGe纳米线阵列结构；以及在纳米线阵列结构的周围制作高K栅介质层和金属栅层。该纳米线阵列围栅MOSFET结构既保留了Si纳米线围栅NMOSFET电子的良好迁移率，又提高了SiGe纳米线围栅PMOSFET的空穴迁移率。
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公开(公告)号：CN112520688B
公开(公告)日：2025-03-07
申请号：CN202011269623.0
申请日：2020-11-13
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及一种纳米森林结构的制备方法，包括：提供衬底；在所述衬底表面涂覆聚合物层；对所述聚合物层进行至少一次S1和S2处理：S1、通过第一等离子体进行刻蚀，S2、通过第二等离子体进行重聚形成纳米森林结构。本发明采用特殊的干法刻蚀工艺制作纳米森林结构，通过改变刻蚀与重聚的工艺参数，或者通过改变刻蚀与重聚的循环次数，可以有效控制纳米森林结构的尺寸和密度，从而得到精确可控的纳米森林结构。该制备方法具有加工成本低、加工精度高、制备工艺简单的优点，具有广阔的应用前景。
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公开(公告)号：CN119421489A
公开(公告)日：2025-02-11
申请号：CN202411540639.9
申请日：2024-10-31
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及纳米器件技术领域，尤其是涉及一种纳米器件结构及制备方法，该纳米器件结构包括：衬底、浅槽隔离区、纳米片沟道、金属栅、源漏极；纳米片沟道位于衬底的上方，金属栅环绕纳米片沟道；浅槽隔离区位于衬底的两侧；源漏极与纳米片沟道连接；源漏极与金属栅之间设置有具有侧墙结构；源漏极包括：底部源漏极和顶部源漏极，底部源漏极和顶部源漏极之间具有隔离层，顶部源漏极所在层与隔离层之间呈台阶状结构。本发明通过制备台阶型的互补型场效应纳米器件结构，可以使得源漏极向上互连，有效减小器件的单位面积；而且因为底部器件互连线没有影响沟道区域，所以不会降低电流强度。
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公开(公告)号：CN118969773A
公开(公告)日：2024-11-15
申请号：CN202411043120.X
申请日：2024-07-31
Applicant: 中国科学院微电子研究所
IPC: H01L23/544
Abstract: 本发明提供一种nTSV‑BPR电学测试结构及其制备方法，该方法包括如下步骤：提供衬底并对衬底进行刻蚀形成BPR沟道；沉积BPR导电材料以填充BPR沟道；对沉积的BPR导电材料进行刻蚀，形成所需形状的BPR；对衬底中的Si层进行同质外延形成外延Si层，外延Si层对BPR形成覆盖；对外延Si层进行刻蚀，形成纳米硅通孔；在纳米硅通孔表面沉积侧壁介质层；沉积纳米硅通孔导电材料以填充纳米硅通孔，形成nTSV填充层；在nTSV填充层上方进行沉积并刻蚀形成金属导电层。本发明的方法形成的nTSV与BPR的电学互连测试结构，不需要采用键合工艺，避免了晶圆键合造成的晶圆畸变，解决了BPR与nTSV的对准困难问题。
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Patent Agency Ranking
公开(公告)号：CN118969619A
公开(公告)日：2024-11-15
申请号：CN202411023911.6
申请日：2024-07-29
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/78 , B82Y10/00 , B82Y40/00
Abstract: 本发明涉及半导体器件技术领域，尤其是涉及一种纳米器件及其制备方法，包括以下步骤：制备未去除假栅、未释放沟道的GAA器件结构；去除假栅上的自然氧化层；选择性去除假栅层；选择性去除假栅底部、叠层鳍顶部的SiO2材料；选择性刻蚀牺牲层；使用表面改性和改性层刻蚀的方法对沟道层进行减薄处理；在释放后的沟道层表面选择性外延生长单晶材料，并进行退火处理；步骤S6和S7循环进行，以去除牺牲层/沟道层界面过渡缺陷层；依次生长HK、金属栅材料和介质材料，并进行研磨平坦化。该处理方法可有效去除纳米片中的Ge杂质扩散过渡层及损伤层，进而保留优质单晶纳米沟道层作为最终的导电沟道层，由此制得的纳米器件，其亚阈值摆浮可达到硅的理想值60mV/dec。
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公开(公告)号：CN118782471A
公开(公告)日：2024-10-15
申请号：CN202410860178.7
申请日：2024-06-28
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/78 , H01L29/167 , H01L29/15 , B82Y10/00 , B82Y30/00 , B82Y40/00
Abstract: 本发明涉及半导体技术领域，尤其是涉及一种环栅堆叠纳米器件及其制备方法，本发明通过第二侧墙介质覆盖整个表面并充满内嵌的凹槽，形成第二侧墙，进而在第二侧墙的表面沉积内侧墙牺牲层，并刻蚀掉部分内侧墙牺牲层，使其与第二侧墙介质齐平，进而对第二侧墙进行各向同性刻蚀，刻蚀停止在内侧墙牺牲层的深度处，最后去除内侧墙牺牲层，即可在牺牲层的两侧形成内侧墙。该内侧墙的制备方法可有效减小内侧墙的厚度，并精确控制内侧墙的厚度。此外，本发明在内侧墙的凹陷处进行选择性Si外延，由此可形成连续的Si层，当SiGe牺牲层释放时，即使超薄的内侧墙局部有损伤，也不会对源/漏极的GeSi外延层造成损伤，显著提高了环栅堆叠纳米器件的可靠性。
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公开(公告)号：CN118392949A
公开(公告)日：2024-07-26
申请号：CN202410198469.4
申请日：2024-02-22
Applicant: 中国科学院微电子研究所
IPC: G01N27/22
Abstract: 本说明书实施例提供了一种用于测量选育湿度的湿度传感系统及其湿度测量方法，系统包括：湿度传感器、处理芯片和帕尔贴；所述帕尔贴与所述湿度传感器的湿敏区域连接；所述处理芯片用于接收所述湿度传感器发送的湿度信号；根据所述湿度信号控制帕尔贴通电方向。本申请提供的技术方案用以解决现有技术中现有湿度传感器的有效湿度测量范围与上述空间湿度变化范围不匹配的问题。
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公开(公告)号：CN111863705B
公开(公告)日：2024-04-23
申请号：CN202010719945.4
申请日：2020-07-23
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/762 , H10B12/00
Abstract: 本发明提供一种半导体器件的隔离的形成方法，所述方法包括：提供衬底，该衬底包括第一区域和第二区域；在衬底上形成图案化的硬掩膜层；以图案化的硬掩膜层为掩膜对衬底进行第一次刻蚀，在第一区域形成若干第一沟槽，在第二区域形成若干第二沟槽，第一沟槽的宽度小于第二沟槽的宽度，第一沟槽的深度小于第二沟槽的深度；在图案化的硬掩膜层的上表面及第一沟槽的底面和第二沟槽的底面形成牺牲层，以牺牲层为掩膜，沿第一沟槽对衬底进行第二次刻蚀，直至第一沟槽的深度与第二沟槽的深度基本相同；去除残留的牺牲层。本发明能够减轻硅刻蚀负载效应。
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公开(公告)号：CN115831876B
公开(公告)日：2024-04-19
申请号：CN202211533953.5
申请日：2022-11-30
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092
Abstract: 本发明提供一种半导体器件及其制备方法，制备方法包括：提供衬底；在衬底的一表面上形成鳍、假栅、第一侧墙和硬掩膜；刻蚀衬底，以形成凹槽，凹槽位于鳍的正下方并穿过第二侧墙；采用绝缘介质材料在凹槽内形成填充层，填充层相对的两外侧面分别与对应的第二侧墙的外侧面平齐，绝缘介质材料的导热率高于衬底的导热率；刻蚀掉第二侧墙；刻蚀多个牺牲层相对两端，以形成预定长度的填充空隙；填充填充空隙，以形成内侧墙；在衬底上选择外延出源极和漏极；介质沉积形成第一介质层；平坦化第一介质层，以露出假栅；去除假栅并进行导电纳米片的沟道释放；形成环绕式栅极。本发明能够消除CMOS器件中的寄生的沟道，并避免热聚集效应的产生。
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