公开(公告)号：CN108364910B

公开(公告)日：2021-01-15

申请号：CN201810143686.8

申请日：2018-02-11

Applicant: 中国科学院微电子研究所

Inventor： 徐秋霞 ,  周娜 ,  李俊峰 ,  洪培真 ,  许高博 ,  孟令款 ,  贺晓彬 ,  陈大鹏 ,  叶甜春

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本发明公开了一种纳米线阵列围栅MOSFET结构及其制作方法。其中，该制作方法包括：在衬底上形成由浅沟槽隔离区分隔开的N型MOSFET区域和/或P型MOSFET区域；在衬底上光刻出纳米线图案，并交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的硅纳米线阵列结构；在硅纳米线阵列结构的每个纳米线上形成牺牲氧化层，以调控纳米线的形状，然后去除牺牲氧化层；对于P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后进行浓缩氧化，得到SiGe纳米线阵列结构；以及在纳米线阵列结构的周围制作高K栅介质层和金属栅层。该纳米线阵列围栅MOSFET结构既保留了Si纳米线围栅NMOSFET电子的良好迁移率，又提高了SiGe纳米线围栅PMOSFET的空穴迁移率。

公开(公告)号：CN103779190B

公开(公告)日：2019-08-06

申请号：CN201210395105.2

申请日：2012-10-17

Applicant: 中国科学院微电子研究所

Inventor： 孟令款 ,  李春龙 ,  贺晓彬

IPC: H01L21/033 ,  G03F1/80

Abstract: 本发明公开了一种精细线条制备方法，包括：在衬底上形成结构材料层和硬掩模层；在硬掩模层上形成电子束光刻胶，执行电子束曝光形成电子束光刻胶图形；以电子束光刻胶图形为掩模，刻蚀形成硬掩模图形；以硬掩模图形为掩模，刻蚀结构材料层，形成所需要的精细线条。依照本发明的方法，采用材质不同的多层硬掩模层并且合理调整刻蚀反应条件，防止了电子束光刻胶侧壁粗糙度传递到下层的结构材料层，有效降低了线条的粗糙度，提高了工艺的稳定性，降低了器件性能的波动变化。

公开(公告)号：CN106558489A

公开(公告)日：2017-04-05

申请号：CN201510641898.5

申请日：2015-09-30

Applicant: 中国科学院微电子研究所

Inventor： 孟令款 ,  闫江

IPC: H01L21/335 ,  H01L29/775

CPC classification number: H01L29/66439 ,  H01L29/775

Abstract: 本发明提供一种围栅纳米线器件的制造方法，包括：提供衬底；在衬底上形成纳米线，纳米线的两端由衬垫支撑；形成包围纳米线的假栅极，在假栅极两侧形成侧墙，以及在假栅极两侧的纳米线中形成源漏区；形成金属前电介质层并进行平坦化处理；去除假栅极，以形成开口；对开口沟道区的纳米线进行微缩处理，以使得开口中的纳米线沿径向缩小。该方法能够使得沟道区域的纳米线和源漏区的纳米线实现有效隔离，在降低沟道区纳米线尺寸的同时，能够有效降低源漏区的接触电阻，从而不仅能够径向提高器件的栅控能力，还能提高器件的输出电流特性。更值得指出地是，目前的制备方法简单易行，和现有的MOSFET器件制造工艺相兼容，便于实现大规模生产。

公开(公告)号：CN106558485A

公开(公告)日：2017-04-05

申请号：CN201510627917.9

申请日：2015-09-28

Applicant: 中国科学院微电子研究所

Inventor： 孟令款 ,  闫江

IPC: H01L21/311 ,  B82Y40/00

Abstract: 本发明提供了一种与CMOS工艺兼容的电介质纳米结构制备方法，包括以下步骤：在目标电介质材料上形成硬掩模材料层；采用光刻技术，在所述硬掩模材料层上形成光刻图形；将所述光刻图形作为掩模，采用干法刻蚀技术刻蚀所述硬掩模材料层,形成硬掩模图形；将所述硬掩模图形作为掩模，采用干法刻蚀技术刻蚀所述电介质材料形成电介质纳米结构图形；去除所述光刻和所述硬掩模材料层。本发明能够简单高效地将纳米尺度的图形精确转移到二氧化硅或氮化硅等电介质材料上，形成电介质纳米结构。有效降低生产工艺复杂性及制造成本，对于快速制备各种电介质纳米结构具有极其重要的意义。

公开(公告)号：CN106553993A

公开(公告)日：2017-04-05

申请号：CN201510629414.5

申请日：2015-09-28

Applicant: 中国科学院微电子研究所

Inventor： 孟令款 ,  闫江

IPC: B81C1/00 ,  B82Y40/00 ,  H01L21/311

Abstract: 本发明提供了一种与CMOS工艺兼容的纳米结构制备方法，包括以下步骤：在目标衬底上依次形成第一硬掩模层和第二硬掩模层；采用光刻技术，在所述第二硬掩模层上形成光刻图形；将所述光刻图形作为掩模，采用干法刻蚀技术依次刻蚀所述第二硬掩模层和所述第一硬掩模层，形成硬掩模图形；将所述硬掩模图形作为掩模，采用干法刻蚀技术刻蚀所述目标衬底形成纳米结构。本发明采用非晶硅材料、多晶硅材料或其组合材料，利用干法刻蚀技术精确地将纳米尺度下的光刻图形转移到硅基或非硅基电介质绝缘材料及目标衬底上，降低纳米结构制备工艺的复杂度和生产制造成本，对于在各种衬底上快速制备各种纳米结构具有极其重要的意义。

公开(公告)号：CN105679662A

公开(公告)日：2016-06-15

申请号：CN201610033601.1

申请日：2016-01-19

Applicant: 中国科学院微电子研究所

Inventor： 孟令款 ,  徐秋霞 ,  闫江

IPC: H01L21/28 ,  B82Y40/00

CPC classification number: H01L29/401 ,  B82Y40/00 ,  H01L29/42356

Abstract: 本发明公开了一种堆叠式围栅纳米线器件假栅电极制备方法，包括：在半导体衬底上形成堆叠纳米线结构，所述纳米线结构包括至少一层纳米线，所述纳米线结构的两端通过支撑衬垫与半导体衬底连接；在所述纳米线结构上淀积栅介质层和假栅电极材料层；在所述假栅电极材料层上形成假栅掩模图形；在所述假栅掩模图形保护下对所述假栅电极材料层进行第一刻蚀，直至所述纳米线结构中最上层纳米线上的栅介质层露出；对剩余的假栅电极材料层进行第二刻蚀，直至半导体衬底上最底部的栅介质层露出。

公开(公告)号：CN105590845A

公开(公告)日：2016-05-18

申请号：CN201510996500.X

申请日：2015-12-25

Applicant: 中国科学院微电子研究所

Inventor： 孟令款 ,  徐秋霞 ,  闫江

IPC: H01L21/3065 ,  H01L29/06 ,  B82Y40/00

CPC classification number: H01L29/0676 ,  B82Y40/00 ,  H01L21/30655

Abstract: 本发明提供了一种堆叠围栅纳米线制造方法，包括以下步骤：a)提供半导体衬底，在所述半导体衬底上形成有图形化的硬掩模层；b)刻蚀所述半导体衬底以形成沟槽；c)在所述沟槽的底部及侧壁形成聚合物保护层；d)重复执行步骤b)和步骤c)，以形成堆叠围栅纳米线。采用本发明的方法形成纳米线更为简单，且纳米线尺寸较易控制，不同层间对准性也更好。此外，可以结合其他原位修饰方法如热氧化或氢气退火等对刻蚀得到的纳米线进行圆化处理，从而得到期望的堆叠围栅纳米线尺寸与形貌。

公开(公告)号：CN102592989B

公开(公告)日：2015-04-08

申请号：CN201110003118.6

申请日：2011-01-07

Applicant: 中国科学院微电子研究所

Inventor： 孟令款 ,  殷华湘

IPC: H01L21/311 ,  H01L21/768

CPC classification number: H01L21/31055 ,  H01L21/76801 ,  H01L29/78

Abstract: 本发明公开了一种层间电介质层(ILD)的近界面平坦化回刻方法，包括：在晶圆表面通过化学气相沉积或者氧化方法沉积或生长一层厚的SiO2；旋涂一层SOG，然后热处理获得较为均匀的叠层结构；利用等离子体刻蚀进行SOG回刻，接近SiO2近界面时停止；等离子回刻余下的近界面SOG/SiO2结构直到所需厚度。由于采用了近界面两步刻蚀，得到了极佳的ILD平整表面，不仅在晶片中心区而且乃至在边缘处也仍然能得到平坦整齐的ILD表面。

公开(公告)号：CN102877041B

公开(公告)日：2014-11-19

申请号：CN201110197889.3

申请日：2011-07-14

Applicant: 中国科学院微电子研究所

Inventor： 孟令款

IPC: C23C16/505 ,  C23C16/04 ,  C23C16/52 ,  H01L21/31 ,  H01L21/768 ,  H01L21/02

CPC classification number: H01L21/76819 ,  C23C16/4401 ,  C23C16/50 ,  C23C16/54

Abstract: 本发明提供了一种薄膜沉积方法，包括：对第一沉积腔体热机；对第二沉积腔体热机；对第一沉积腔体预处理，在第一沉积腔体内沉积薄膜，对第一沉积腔体清洗(Clean)、后处理并退出晶片；对第二沉积腔体预处理，在第二沉积腔体内沉积薄膜，对第二沉积腔体清洗(Clean)、后处理并退出晶片；其特征在于，对第二沉积腔体热机的步骤与对第一沉积腔体热机的步骤之间具有一定的时间间隔。依照本发明的稳定薄膜厚度的方法，能良好解决沉积过程中每批次产品的第一对晶片上薄膜厚度变薄或者变厚的问题。此外，本发明在不增加热机晶片的情况下，大大节省了人力因素的影响，实现了自动化；并且，受影响的晶片不再需要报废，提升了产品的良率。

公开(公告)号：CN103777466A

公开(公告)日：2014-05-07

申请号：CN201210395430.9

申请日：2012-10-17

Applicant: 中国科学院微电子研究所

Inventor： 孟令款 ,  贺晓彬 ,  李春龙

IPC: G03F7/20 ,  G03F1/80 ,  H01L21/027 ,  H01L21/033

Abstract: 本发明公开了一种降低线条粗糙度的光刻方法，包括：在衬底上形成结构材料层和硬掩模层；在硬掩模层上形成电子束光刻胶，执行电子束过曝光形成电子束光刻胶图形，其中增大曝光剂量以改善粗糙度；以电子束光刻胶图形为掩模，刻蚀形成硬掩模图形；以硬掩模图形为掩模，刻蚀结构材料层，形成所需要的精细线条。依照本发明的方法，采用材质不同的多层硬掩模层并且合理调整光刻条件，防止了电子束光刻胶侧壁粗糙度传递到下层的结构材料层，有效降低了线条的粗糙度，提高了工艺的稳定性，降低了器件性能的波动。