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公开(公告)号：CN108962750B
公开(公告)日：2021-08-31
申请号：CN201810745480.2
申请日：2018-07-09
Applicant: 中国科学院微电子研究所
IPC: H01L21/335 , H01L29/775 , B82Y10/00
Abstract: 本发明提供了一种纳米线围栅MOS器件及其制备方法。该方法在形成纳米线堆叠之后，先采用覆盖性很强的化学气相沉积工艺将介电材料填充到相邻的纳米线之间具有凹槽，使介电材料能够具有很强的填充能力，从而包裹所述纳米线的鳍结构，然后再形成跨所述鳍结构的假栅，从而使假栅材料不会填充到纳米线之间的凹槽中，进而通过刻蚀去除凹槽中的介电材料，保证了栅堆叠与纳米线之间更好地接触，进而提高了器件的性能。并且，本申请通过先在纳米线之间的凹槽中填充上述介电材料，然后再形成假栅，有效避免了现有技术中凹槽中残留假栅材料的情况，有效地降低了假栅刻蚀步骤的工艺难度，使之与目前主流量产的鳍结构场效应晶体管制造工艺兼容。
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公开(公告)号：CN113192891A
公开(公告)日：2021-07-30
申请号：CN202110466171.3
申请日：2021-04-28
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092
Abstract: 本发明公开了一种半导体器件及制备方法，所述方法包括：提供衬底，所述衬底已形成有P阱、N阱及隔离结构；在所述衬底上依次形成高K栅介质层、金属栅电极层和功函数调节层，其中，所述P阱和所述N阱上方的所述金属栅电极层为同一材料；向所述高K栅介质层、所述金属栅电极层及所述功函数调节层掺杂，以获得P型器件与N型器件栅极的不相同的预设功函数；形成栅极堆叠，并制备源漏区。
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公开(公告)号：CN105990403B
公开(公告)日：2019-05-07
申请号：CN201510048272.3
申请日：2015-01-29
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供了一种栅极的形成方法，包括：在栅介质层上形成单层且掺杂的金属功函数调节层，以使得目标功函数介于金属功函数层与掺杂的粒子的功函数之间；在金属功函数调节层上形成其他栅极层。该方法易于进行阈值电压的调节，且工艺简单，无需通过多层金属栅极来实现，降低了制造成本。
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公开(公告)号：CN105609470B
公开(公告)日：2019-01-18
申请号：CN201510516131.X
申请日：2015-08-20
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092
Abstract: 提供了一种具有均匀阈值电压分布的半导体器件及其制造方法。根据实施例，半导体器件可以包括：在衬底上形成的沿第一方向延伸的鳍；在衬底上形成的沿与第一方向交叉的第二方向延伸的栅堆叠，其中栅堆叠包括依次堆叠的栅介质层和金属栅层，其中，相对于金属栅层在鳍的相对两侧上的侧壁，金属栅层在鳍的顶面上的顶壁包含较高的第一类型的掺杂剂以及较高的与第一类型互补的第二类型的掺杂剂，从而金属栅层整体上呈现大致均匀的第一类型掺杂。
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公开(公告)号：CN104377236B
公开(公告)日：2017-08-29
申请号：CN201310358978.0
申请日：2013-08-16
Applicant: 中国科学院微电子研究所
IPC: H01L29/51 , H01L29/423 , H01L21/28
Abstract: 本发明提供了一种栅堆叠，包括：衬底；衬底上的栅介质层以及栅介质层上的栅电极，在栅介质层与栅电极的第一界面处和/或栅介质层与衬底的第二界面处形成有电偶极子，其中，n型器件的电偶极子为La‑O或Ta‑O，p型器件的电偶极子为Ti‑O或Al‑O，所述栅电极为金属栅。在栅介质层与栅电极和/或栅介质层与衬底的界面处形成了电偶极子，电偶极子会使界面处的能级发生变化，使得金属栅的平带电压移动，有利于器件功函数的调整。
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Patent Agency Ranking
公开(公告)号：CN103325787B
公开(公告)日：2017-05-03
申请号：CN201210075694.6
申请日：2012-03-21
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238
CPC classification number: H01L21/823807 , H01L29/165 , H01L29/7833 , H01L29/7843
Abstract: 本发明公开了一种CMOS器件，包括：第一MOSFET；与第一MOSFET类型不同的第二MOSFET；覆盖在第一MOSFET上的第一应力层，具有第一应力；覆盖在第二MOSFET上的第二应力层，其中第二应力层中具有掺杂离子，从而具有与第一应力不同的第二应力。依照本发明的CMOS器件及其制造方法，利用分区离子注入方法实现了双应力垫层，无需光刻/刻蚀去除PMOS区的张应力层或NMOS区的压应力层，简化了工艺，降低了成本，同时也避免了沉积工艺的热过程对NMOS区或PMOS区垫层中应力可能造成的破坏。
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公开(公告)号：CN103855072B
公开(公告)日：2016-08-17
申请号：CN201210521736.4
申请日：2012-12-06
Applicant: 中国科学院微电子研究所
IPC: H01L21/762
Abstract: 一种等平面场氧化隔离结构及其形成方法。所述方法包括：提供衬底；在衬底上形成氧化硅层；在氧化硅层上形成第一氮化硅层；进行图案化，在预定区域形成开口，露出所述衬底；在所述开口中去除所述衬底的部分，以形成凹槽；在所述凹槽的内壁形成氮化硅侧墙；在所述凹槽内生长场氧化层；使所述场氧化层的表面与所述凹槽外所述衬底的表面平齐；以及去除所述凹槽外的所述第一氮化硅层和所述氧化硅层。根据本发明的方法可获得等平面场氧化隔离结构；同时，在凹槽的内壁形成有氮化硅侧壁，可以防止横向的过氧化，保持有源区域面积不变。
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公开(公告)号：CN105789048A
公开(公告)日：2016-07-20
申请号：CN201410806998.4
申请日：2014-12-22
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L21/28 , H01L21/768
Abstract: 本发明提供了一种半导体器件制造方法，用于叠层晶体管的制造，基于多层Si材料层和多层SiGe材料层交替堆叠组成的叠层结构而形成鳍片，并通过选择性地去除其中的SiGe材料层、形成栅极堆栈，非常方便地形成了以多层Si材料层为沟道区域的叠层晶体管结构。本发明的形成的叠层晶体管结构，相比传统晶体管，具有更高的集成度，同时，由于采用了围栅结构，晶体管的性能也得以提高。另外，本发明的方法与常规CMOS集成电路工艺兼容性好，不需要对常规工艺进行重大改变即可实现。
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公开(公告)号：CN105742239A
公开(公告)日：2016-07-06
申请号：CN201410766450.1
申请日：2014-12-11
Applicant: 中国科学院微电子研究所
IPC: H01L21/77
Abstract: 一种形成纳米线阵列的方法，包括：步骤1、在衬底上形成多个硬掩膜图形；步骤2、各向同性刻蚀，在衬底上形成多个突出部，多个突出部与多个硬掩膜图形分离，多个硬掩膜图形下表面没有衬底材料残留；步骤3、对衬底执行多个周期性刻蚀工艺，形成多个纳米线排列成的多个行；步骤4、清洗并去除多个硬掩膜图形。依照本发明的形成纳米线阵列的方法，在同一个腔室内交替进行各向异性和各向同性刻蚀，并且用各向同性刻蚀去除了最顶部的纳米线，提高了纳米线阵列均匀性，降低了成本，节省了时间。
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公开(公告)号：CN105742232A
公开(公告)日：2016-07-06
申请号：CN201410766482.1
申请日：2014-12-11
Applicant: 中国科学院微电子研究所
IPC: H01L21/768
Abstract: 一种形成纳米线阵列的方法，包括：步骤1、在衬底上形成多个硬掩膜图形；步骤2、以所述多个硬掩膜图形为掩膜，对衬底执行多个刻蚀周期形成多个纳米线；步骤3、去除多个硬掩膜图形；其中，步骤2中每一个刻蚀周期进一步包括：a1、去除表面氧化层；a2、各向异性刻蚀形成具有垂直侧壁的沟槽；a3、氧化沟槽的底部和侧壁形成临时保护层；a4、去除沟槽底部的临时保护层；a5、各向同性刻蚀形成凹陷部和突出部；a6、氧化凹陷部和突出部的表面。依照本发明的形成纳米线阵列的方法，通过在每个周期内部调节刻蚀气体组合而以多个周期性刻蚀形成纳米线阵列，与现有的CMOS工艺兼容并且无需额外的自限制氧化工艺，降低了成本、提高了效率。
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