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公开(公告)号：CN111312820B
公开(公告)日：2023-05-16
申请号：CN201911202324.2
申请日：2019-11-29
申请人： 中国科学院微电子研究所
摘要： 本申请提供一种铁电场效应晶体管、三维存储器及其制作方法，所述铁电场效应管和三维铁电存储器的结构，均包括铁电材料，采用铁电材料的极化状态表示数据。由于极化翻转具有极高的速度，可以在几个纳秒内完成，因此，本发明提供的场效应晶体管或三维存储器能够实现很快的速度；同时由于极化翻转所需的电压很低，不需要电荷泵等外围电路的辅助，因此，铁电场效应管和三维铁电存储器具有更低的能耗。另外，与现有技术中的闪存和DRAM等存储器基于电荷进行存储的原理不同，本发明提供的三维存储器依靠极化进行存储，具有更强的抗辐射能力，并且能够提高铁电存储器的存储密度，解决当前三维存储器的操作电压高以及反复擦写能力低的问题。
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公开(公告)号：CN111370410A
公开(公告)日：2020-07-03
申请号：CN202010185973.2
申请日：2020-03-17
申请人： 中国科学院微电子研究所
IPC分类号： H01L27/11507 , H01L27/11514 , H01L21/28 , H01L29/08 , H01L29/423
摘要： 本申请提供一种三维NAND存储器及其制造方法，在衬底上可以形成有第一介质层和牺牲层构成的堆叠层，堆叠层中可以形成有贯穿至衬底的沟道孔，沟道孔中形成有沟道层，在沟道孔的开口处形成有与沟道层接触的漏极层，去除牺牲层后，可以在第一介质层上表面以及沟道层的外侧壁上依次形成第二介质层、存储层、金属层，而后利用刻蚀工艺形成贯穿至衬底的源极引出孔，这样衬底作为源极，漏极层作为漏极，金属层作为栅极，构成三维NAND存储器。这种器件中，第二介质层、存储层和金属层均设置于沟道孔外部，相比较于将这些膜层填充至沟道孔侧壁的器件而言，本申请实施例形成的膜层具有更高的均匀性和可靠性，形成的器件也具有较高的可靠性。
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公开(公告)号：CN103545212B
公开(公告)日：2016-09-21
申请号：CN201210246706.7
申请日：2012-07-16
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336
CPC分类号： H01L21/30604 , H01L21/26506 , H01L21/30608 , H01L21/3065 , H01L29/66477 , H01L29/66636 , H01L29/7848
摘要： 本发明公开了一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构；刻蚀栅极堆叠结构两侧的衬底，形成C型源漏凹槽；湿法腐蚀C型源漏凹槽，形成∑型源漏凹槽。依照本发明的半导体器件制造方法，通过刻蚀C型源漏凹槽并且进一步湿法腐蚀而形成∑型源漏凹槽，有效增大了沟道区应力并且精确控制了源漏凹槽深度、减小了缺陷，降低凹槽的侧壁和底部的粗糙度，提高了器件性能。
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公开(公告)号：CN105742239A
公开(公告)日：2016-07-06
申请号：CN201410766450.1
申请日：2014-12-11
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/77
摘要： 一种形成纳米线阵列的方法，包括：步骤1、在衬底上形成多个硬掩膜图形；步骤2、各向同性刻蚀，在衬底上形成多个突出部，多个突出部与多个硬掩膜图形分离，多个硬掩膜图形下表面没有衬底材料残留；步骤3、对衬底执行多个周期性刻蚀工艺，形成多个纳米线排列成的多个行；步骤4、清洗并去除多个硬掩膜图形。依照本发明的形成纳米线阵列的方法，在同一个腔室内交替进行各向异性和各向同性刻蚀，并且用各向同性刻蚀去除了最顶部的纳米线，提高了纳米线阵列均匀性，降低了成本，节省了时间。
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公开(公告)号：CN105742232A
公开(公告)日：2016-07-06
申请号：CN201410766482.1
申请日：2014-12-11
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/768
摘要： 一种形成纳米线阵列的方法，包括：步骤1、在衬底上形成多个硬掩膜图形；步骤2、以所述多个硬掩膜图形为掩膜，对衬底执行多个刻蚀周期形成多个纳米线；步骤3、去除多个硬掩膜图形；其中，步骤2中每一个刻蚀周期进一步包括：a1、去除表面氧化层；a2、各向异性刻蚀形成具有垂直侧壁的沟槽；a3、氧化沟槽的底部和侧壁形成临时保护层；a4、去除沟槽底部的临时保护层；a5、各向同性刻蚀形成凹陷部和突出部；a6、氧化凹陷部和突出部的表面。依照本发明的形成纳米线阵列的方法，通过在每个周期内部调节刻蚀气体组合而以多个周期性刻蚀形成纳米线阵列，与现有的CMOS工艺兼容并且无需额外的自限制氧化工艺，降低了成本、提高了效率。
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公开(公告)号：CN105742231A
公开(公告)日：2016-07-06
申请号：CN201410766448.4
申请日：2014-12-11
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/768 , B82Y40/00
摘要： 一种形成纳米线阵列的方法，包括：步骤1、执行多个周期性刻蚀工艺，在衬底上形成多个纳米线构成的阵列；步骤2、退火，使得多个纳米线圆化；步骤3、在多个纳米线表面形成牺牲层；步骤4、去除牺牲层，留下圆柱形的多个纳米线。依照本发明的形成纳米线阵列的方法，通过对纳米线退火圆化之后牺牲氧化而去除表面重构的硅层，形成质量良好的圆柱型纳米线，提高了纳米线阵列的均匀性，提高了器件性能和可靠性。
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公开(公告)号：CN104465493A
公开(公告)日：2015-03-25
申请号：CN201310438771.4
申请日：2013-09-24
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/768
CPC分类号： H01L21/76802 , H01L21/76897 , H01L2221/101
摘要： 本发明提供了一种自对准接触孔刻蚀工艺方法，包括以下步骤：提供衬底，在所述衬底上从下至上依次形成有栅堆叠、保护层和层间介质层，在所述衬底内部、栅堆叠之间形成有源漏区；对层间介质层进行刻蚀形成接触孔的上半部分，至栅堆叠顶部上方的保护层停止；采用沉积与刻蚀循环的方法刻蚀栅堆叠之间的层间介质层形成接触孔的下半部分，停止在源漏区上方的保护层上；采用沉积与刻蚀循环的方法刻蚀源漏区上方的保护层形成接触孔的底部，停止在衬底的源漏区上。本发明通过采用沉积和刻蚀循环的方法，增加了刻蚀过程对栅堆叠侧壁的保护，减少了刻蚀对栅堆叠侧壁的损伤，降低了漏电风险。
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公开(公告)号：CN104078324A
公开(公告)日：2014-10-01
申请号：CN201310110074.6
申请日：2013-03-29
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/02 , H01L21/308 , B82Y10/00 , B82Y40/00
CPC分类号： H01L29/1033 , B82Y10/00 , B82Y40/00 , H01L29/42356
摘要： 本发明公开了一种堆叠纳米线制造方法，包括：步骤a，在衬底上形成硬掩模；步骤b，刻蚀衬底形成第一沟槽与鳍片；步骤c，在鳍片侧面形成侧墙；步骤d，刻蚀鳍片，在侧墙下方形成第二沟槽；步骤e，后处理鳍片，形成堆叠纳米线。依照本发明的堆叠纳米线制造方法，混合采用各向异性与各向同性刻蚀，在侧壁形成的侧墙保护下实现了选择性刻蚀，由此提高了堆叠纳米线的精度，有利于器件小型化。
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公开(公告)号：CN110071117B
公开(公告)日：2021-05-11
申请号：CN201910350185.1
申请日：2019-04-28
申请人： 中国科学院微电子研究所
IPC分类号： H01L27/11597 , G11C11/22
摘要： 本发明提供了一种三维NAND型铁电存储器、制作方法及操作方法，该三维NAND型铁电存储器考虑到环删器件固有的电场调节作用，即相比平板叠栅，环栅介质叠层中，半径小的介质层电场增强，半径大的介质层电场减小，进而将铁电层集成在环栅的小半径内圈上，将介质层集成在大半径的外圈上，这样有效的调节了它们的电场分布，减小了介质层电场，增强了铁电层的电场，从而有效改善铁电存储器的可靠性，即增大了存储窗口，提高了器件耐久性以及提升了器件的保持特性。
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公开(公告)号：CN108364910B
公开(公告)日：2021-01-15
申请号：CN201810143686.8
申请日：2018-02-11
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/8238 , H01L27/092
摘要： 本发明公开了一种纳米线阵列围栅MOSFET结构及其制作方法。其中，该制作方法包括：在衬底上形成由浅沟槽隔离区分隔开的N型MOSFET区域和/或P型MOSFET区域；在衬底上光刻出纳米线图案，并交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的硅纳米线阵列结构；在硅纳米线阵列结构的每个纳米线上形成牺牲氧化层，以调控纳米线的形状，然后去除牺牲氧化层；对于P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后进行浓缩氧化，得到SiGe纳米线阵列结构；以及在纳米线阵列结构的周围制作高K栅介质层和金属栅层。该纳米线阵列围栅MOSFET结构既保留了Si纳米线围栅NMOSFET电子的良好迁移率，又提高了SiGe纳米线围栅PMOSFET的空穴迁移率。
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