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公开(公告)号：CN120018514A
公开(公告)日：2025-05-16
申请号：CN202411928568.X
申请日：2024-12-25
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 中国科学院微电子研究所
Abstract: 本公开提供了一种实现可重构存内逻辑运算的存储单元及其控制方法。该存储单元包括：第一磁隧道结、第二磁隧道结和第三磁隧道结；第一磁隧道结包括：由下至上依次堆叠的第一自由层、第一隧穿层、第一参考层以及第一钉扎层；第二磁隧道结包括：由下至上依次堆叠的第二钉扎层、第二参考层、第二隧穿层以及第二自由层；第三磁隧道结包括：由下至上依次堆叠的第三参考层、第三隧穿层以及第三自由层。本公开设计了一种新的存储单元结构，通过堆叠的设计将现有技术中三个分立的磁隧道结设置在一个器件面积内，并且无需进行额外的晶体管设计，通过输入电压的调节来实现可重构的存内运算逻辑，有效减少了存内计算电路的面积开销，同时实现了功耗的降低。
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公开(公告)号：CN115083501B
公开(公告)日：2025-05-16
申请号：CN202110275054.9
申请日：2021-03-15
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G11C29/12
Abstract: 本申请公开了一种测试元件组及测试方法，通过将设计于存储器中的位线感测放大器的电路结构复制到测试元件组中，并将每一位线感测放大器中用于连接位线和参考位线的端子分别作为测试端的同时，将用于连接位线的端子合并起来连接到一电压输入线，将用于连接参考位线的端子合并起来连接到另一电压输入线，从而通过向两条电压输入线同时输入电源电压或接地电压，以选择性测量各个位线感测放大器在两种输入情况下的电流。由于位线感测放大器是影响存储器读写速度的主要电路，因此测量的电流分布可以反映存储器的局部差异数据，由这些局部差异数据可以对半导体存储器器件的读写速度进行评估。
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公开(公告)号：CN119835972A
公开(公告)日：2025-04-15
申请号：CN202411767486.1
申请日：2024-12-03
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于提高环栅晶体管的良率和工作性能。所述半导体器件包括：半导体基底，以及设置在半导体基底上的第一晶体管。第一晶体管的沟道区包括材料不同的第一纳米结构和第二纳米结构，第一纳米结构和第二纳米结构沿半导体基底的厚度方向交替分布，且第一晶体管的沟道区中位于底层的结构为第一纳米结构。沿第一晶体管的栅堆叠结构的长度方向，第一纳米结构的宽度小于第二纳米结构的宽度，且第二纳米结构至少设置在相邻两层第一纳米结构之间。第一晶体管的沟道区中位于底层的第一纳米结构与半导体基底间隔设置；或，第一晶体管的沟道区中位于底层的第一纳米结构与半导体基底直接接触。
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公开(公告)号：CN113690366B
公开(公告)日：2025-03-21
申请号：CN202110945619.X
申请日：2021-08-17
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供一种SOT‑MRAM存储单元及其制备方法，该SOT‑MRAM存储单元包括：磁性隧道结，包括从下至上依次层叠的自由层、势垒层和参考层，自由层具有方向可变的垂直磁化，参考层具有方向固定的垂直磁化；位于磁性隧道结下方的自旋轨道耦合层，与自由层接触，自旋轨道耦合层用于产生自旋轨道矩，以使自由层磁化翻转；位于自旋轨道耦合层上方且环绕于磁性隧道结四周侧壁的铁磁层，铁磁层为面内水平磁化，磁化方向平行于自旋轨道耦合层中通过的写电流方向，以对磁性隧道结产生一个水平磁场。本发明能够在无外加磁场的条件下，利用自旋轨道矩实现自由层确定性的磁化翻转。
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公开(公告)号：CN119486130A
公开(公告)日：2025-02-18
申请号：CN202411554154.5
申请日：2024-11-01
Applicant: 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本申请公开了一种半导体器件及其制造方法。本申请的半导体器件通过在晶体管内部体接触区引出体线，以体线作为载流子通道，对不同的垂直晶体管感应出的载流子进行传输。从而在较宽的栅控电压范围内具有极低的关态电流，有效减少半导体结构的浮体效应，防止寄生的PN结正向导通，显著降低漏电流。此外，不仅部分体线位于晶体管内部体接触区，无需额外占用面积，而且位线、字线、体线在第一方向上均以交叠的形式设置在沟道区域内，并通过隔离材料阻断三者之间的连接，消除了传统的环栅晶体管的DRAM阵列结构中的位线、字线、体线之间的固有间隔，有利于半导体器件的尺寸微缩。
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公开(公告)号：CN119451169A
公开(公告)日：2025-02-14
申请号：CN202411378437.9
申请日：2024-09-29
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于控制寄生沟道与源/漏区之间的漏电，提高环栅晶体管的电学性能。所述环栅晶体管包括：半导体基底、有源结构、栅堆叠结构和介质隔离结构。有源结构设置于半导体基底上。有源结构包括源/漏区、以及位于源/漏区之间的沟道区。沟道区包括设置于半导体基底上方的至少一层纳米结构。栅堆叠结构环绕在每层纳米结构的外周。介质隔离结构设置在源/漏区与半导体基底之间，且沿源/漏区的分布方向，介质隔离结构延伸至部分栅堆叠结构与半导体基底之间。所述环栅晶体管的制造方法用于制造上述环栅晶体管。
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公开(公告)号：CN119230554A
公开(公告)日：2024-12-31
申请号：CN202411288783.8
申请日：2024-09-13
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L27/06 , H01L29/423 , H01L29/06
Abstract: 本发明公开一种半导体器件，涉及半导体技术领域，以降低栅堆叠结构之间的寄生电容，改善半导体器件的交流特性。半导体器件包括半导体基底、第一环栅晶体管、第二环栅晶体管、绝缘层、以及第一介质隔离层和第二介质隔离层。绝缘层设置在第一环栅晶体管包括的源/漏区与第二环栅晶体管包括的源/漏区之间。第一介质隔离层和第二介质隔离层交替层叠设置在第一环栅晶体管包括的沟道区和第二环栅晶体管包括的沟道区之间。第一环栅晶体管包括的栅堆叠结构和/或第二环栅晶体管包括的栅堆叠结构位于交替层叠的第一介质隔离层和第二介质隔离层的外周，交替层叠的第一介质隔离层和第二介质隔离层中位于底层和顶层的膜层均为第一介质隔离层。
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公开(公告)号：CN119008395A
公开(公告)日：2024-11-22
申请号：CN202411099886.X
申请日：2024-08-12
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
Abstract: 本公开提出了一种铁电晶体管的栅极退火方法，包括：在衬底上形成N/P阱层、源极和漏极，其中，源极和漏极形成于N/P阱层的两端；在源极区域和漏极区域沉积形成激光反射层；通过原子层沉积工艺，在栅极区域沉积铁电材料，形成铁电层，对铁电层进行表面富氮处理，以在铁电层的表面形成界面氮吸附层；在形成有界面氮吸附层的铁电层上沉积氮化钛作为盖帽层，以保证铁电层的相稳定，通过激光退火处理，诱导铁电层产生铁电相；在盖帽层上沉积导电金属，以形成栅金属叠层。本公开还提出了基于前述栅极退火方法得到的栅极结构以及铁电晶体管。
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公开(公告)号：CN118910580A
公开(公告)日：2024-11-08
申请号：CN202410986240.7
申请日：2024-07-23
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: C23C16/06 , C23C16/02 , C23C16/455
Abstract: 本发明提供了一种金属钴薄膜及其硅化物的制备方法。本发明的金属钴薄膜的制备方法，包括如下步骤：S1：对硅基三维衬底进行预处理，得到预处理硅基三维衬底；S2：将预处理硅基三维衬底置于第一反应腔体中，采用第一气体作为载气，依次脉冲第一钴前驱体和第一反应气体进行第一原子层沉积，在预处理硅基三维衬底上形成钴缓冲层；S3：将形成钴缓冲层的预处理硅基三维衬底置于第二反应腔体中，采用第二气体作为载气，依次脉冲第二钴前驱体和第二反应气体进行第二原子层沉积，在钴缓冲层上形成金属钴薄膜。本发明的金属钴薄膜及其硅化物能够良好地满足新型器件的应用需求。
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公开(公告)号：CN118782651A
公开(公告)日：2024-10-15
申请号：CN202410860182.3
申请日：2024-06-28
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及半导体技术领域，尤其是涉及一种半导体器件及其制备方法，该半导体器件包括：包括：衬底、纳米片沟道、金属栅和源漏极；所述纳米片沟道位于所述衬底的上方；所述金属栅环绕所述纳米片沟道；所述源漏极与所述纳米片沟道连接；所述源漏极与金属栅之间设置有具有空腔的侧墙。本发明的半导体器件通过在源漏极与栅极之间引入具有空腔的侧墙，以空气替代部分固态介电材料，大幅降低了器件的寄生电容，与现有GAA集成工艺相兼容且工艺简单。
