公开(公告)号：CN118888601A

公开(公告)日：2024-11-01

申请号：CN202411012293.5

申请日：2024-07-26

申请人： 中国电子科技集团公司第十三研究所

发明人： 周闯杰 ,  何泽召 ,  蔚翠 ,  刘庆彬 ,  马孟宇 ,  余浩 ,  李鹏雨 ,  冯志红

IPC分类号： H01L29/872 ,  H01L21/329 ,  H01L29/16 ,  H01L29/167 ,  H01L29/06

摘要： 本发明提供了一种垂直结构金刚石场效应肖特基二极管及其制备方法，属于半导体器件技术领域，包括：在金刚石衬底上外延高掺杂浓度p型金刚石外延层；在高掺杂浓度p型金刚石外延层的正面生长轻掺杂p型金刚石外延层，去除高掺杂浓度p型金刚石外延层背部的金刚石衬底；在轻掺杂p型金刚石外延层上刻蚀出圆柱形阴极区和场效应控制区，阴极区在圆柱的顶部；在轻掺杂p型金刚石外延层上形成N型掺杂；在高掺杂浓度p型金刚石外延层的背面淀积阳极金属；在光刻阴极区形成氧化铝，淀积阴极金属；在阴极金属上制作阴极电极。本发明制备的肖特基二极管，降低了正向导通电阻，提升了反向击穿电压，从而提升了器件的功率品质因子。

公开(公告)号：CN118782473A

公开(公告)日：2024-10-15

申请号：CN202410860180.4

申请日：2024-06-28

申请人： 中国科学院微电子研究所

发明人： 高建峰 ,  刘卫兵 ,  杨帅 ,  周娜 ,  李俊杰 ,  杨涛 ,  李俊峰 ,  罗军

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/167 ,  H01L29/15 ,  B82Y10/00 ,  B82Y30/00 ,  B82Y40/00

摘要： 本发明涉及半导体技术领域，尤其是涉及一种环栅堆叠纳米器件及其制备方法，包括以下步骤：在提供的衬底上交替生长牺牲层和沟道层，将沟道层和牺牲层刻蚀成多个周期分布的鳍片，并在相邻两个鳍片之间形成浅槽隔离区；在露出的鳍片表面形成假栅结构；在假栅结构的两侧形成侧墙；对鳍片进行源/漏刻蚀，刻蚀停止于所述衬底的表面，在侧墙两侧形成用于制备源/漏极的源/漏区；沿源/漏区的中心方向对鳍片进行刻蚀，使整个鳍片呈内嵌的凹槽；对侧墙下方鳍片的侧壁进行选择性Si外延；外延生长源/漏极。本发明简化了环栅堆叠纳米器件的整体集成流程，同时提高了源区和漏区的形成质量，提升了环栅晶体管的工作性能。

公开(公告)号：CN118553763A

公开(公告)日：2024-08-27

申请号：CN202410994244.X

申请日：2024-07-24

申请人： 江西萨瑞微电子技术有限公司

发明人： 余快 ,  杜天伦

IPC分类号： H01L29/06 ,  H01L29/167 ,  H01L21/336

摘要： 本发明提供一种SGT器件制备方法及外延片，通过在N型衬底上沉积复合层，复合层包括依次沉积的第一子层、第二子层、第三子层以及第四子层；其中，第一子层、第二子层以及第四子层均为均匀掺杂磷的外延层，第三子层为均匀掺杂硼的外延层，第三子层的厚度最小。具体的，采用四层不同掺杂浓度外延的方式，且掺杂磷的外延层与掺杂硼的外延层穿插，有效地调节了电场强度曲线的分布，大大降低了高耐压SGT阱区与EPI形成的PN结处的电场强度，从而降低临近的栅氧化层所承受的电场强度，防止由于栅氧化层长期处于高场强条件下造成的性能衰退，导致MOS管漏电的增大甚至是栅氧化层的击穿，提高器件的可靠性。

公开(公告)号：CN118281043A

公开(公告)日：2024-07-02

申请号：CN202211731698.5

申请日：2022-12-30

申请人： 苏州能讯高能半导体有限公司

发明人： 张晖 ,  张燕飞 ,  杜小青 ,  孔苏苏 ,  李仕强

IPC分类号： H01L29/36 ,  H01L29/16 ,  H01L29/167 ,  H01L29/06 ,  H01L29/772 ,  H01L29/66

摘要： 本发明公开了一种半导体器件的外延结构及其制备方法、半导体器件，半导体器件的外延结构包括衬底和位于衬底的一侧的缓冲层；缓冲层包括第一金刚石层和第二金刚石层，第二金刚石层位于第一金刚石层远离衬底的一侧；第一金刚石层包括n型掺杂剂，沿衬底指向缓冲层的方向，第一金刚石层的n型掺杂剂的掺杂浓度递增；第二金刚石层包括n型掺杂剂和空位掺杂剂。本发明实施例的技术方案为n型金刚石在半导体器件中的应用提供了一种解决方案。

公开(公告)号：CN111725307B

公开(公告)日：2024-04-26

申请号：CN201910584739.4

申请日：2019-07-01

申请人： 株式会社东芝 ,  东芝电子元件及存储装置株式会社

发明人： 岩鍜治阳子 ,  末代知子 ,  诹访刚史

IPC分类号： H01L29/739 ,  H01L29/167 ,  H01L29/06

摘要： 实施方式提供的断开损失得以降低的半导体装置具备：第1及第2电极；第1及第2栅极电极；具有第1及第2面的半导体层，该半导体层具有：第1导电型的第1半导体区域，具有：第1部分；与第1部分相比载流子浓度高的第2部分；及与第2部分相比载流子浓度低的第3部分第2导电型的第2半导体区域，设置于第1半导体区域与第1面之间，与第1栅极电极对置；第1导电型的第3半导体区域，设置于第2半导体区域与第1面之间，与第1电极接触；第2导电型的第4半导体区域，设置于第1半导体区域与第2面之间，一部分与第2栅极电极对置，与第2电极接触；及第1导电型的第5半导体区域，设置于第4半导体区域与第2面之间，与第2电极接触。

公开(公告)号：CN113380814B

公开(公告)日：2024-04-12

申请号：CN202110646626.X

申请日：2017-08-11

申请人： 铠侠股份有限公司

发明人： 荒井伸也

IPC分类号： H10B41/35 ,  H10B41/41 ,  H10B41/50 ,  H10B41/27 ,  H10B43/35 ,  H10B43/40 ,  H10B43/50 ,  H01L29/06 ,  H01L29/167 ,  H01L29/792

摘要： 一种半导体装置及其制造方法。本发明的实施方式提供能够缩短从半导体主体中的与源层相接触的侧壁部到源层之上的栅层的距离的半导体装置及其制造方法。实施方式的半导体装置的栅层(80)被设置在源层(SL)与层叠体(100)之间，比电极层(70)1层的厚度厚。半导体主体(20)具有在层叠体(100)内、栅层(80)内以及半导体层(13)内在层叠体(100)的层叠方向上延伸且与半导体层(13)相接触的侧壁部(20a)。半导体主体(20)不与电极层(70)以及栅层(80)相接触。

公开(公告)号：CN117524879A

公开(公告)日：2024-02-06

申请号：CN202311527027.1

申请日：2023-11-15

申请人： 飞锃半导体(上海)有限公司

发明人： 三重野文健 ,  周永昌

IPC分类号： H01L21/336 ,  H01L29/167 ,  H01L29/772 ,  H01L29/16

摘要： 本申请提供半导体结构及其形成方法，所述半导体结构包括：基底，所述基底包括碳化硅衬底以及位于所述碳化硅衬底表面的碳化硅外延层，所述碳化硅外延层中包括栅极沟槽；富碳掺杂层，位于所述栅极沟槽底部的部分碳化硅外延层中，所述富碳掺杂层为晶体形态，所述富碳掺杂层产生从所述栅极沟槽底部朝向所述碳化硅衬底的拉伸应力。本申请提供一种半导体结构及其形成方法，对沟槽栅极结构器件的沟道产生拉伸应力，提高沟道的驱动电流，从而提高器件性能。

公开(公告)号：CN111463286B

公开(公告)日：2023-11-10

申请号：CN202010277151.7

申请日：2020-04-10

申请人： 上海华力集成电路制造有限公司

发明人： 白文琦 ,  王世铭 ,  黄志森 ,  胡展源 ,  杨会山

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L29/167 ,  H01L29/36 ,  H01L21/336

摘要： 本发明公开了一种N管IO组件，轻掺杂漏区具有降低漏端电场的分散式结构，所述轻掺杂漏区的掺杂杂质为磷，所述轻掺杂漏区的离子注入为带角度的轻掺杂漏注入，所述轻掺杂漏区的分散式结构通过结合磷的扩散性、轻掺杂漏注入的注入角度和注入能量调节且调节到使热载流子寿命满足要求值；晕环注入区包括有采用共同的晕环离子注入工艺掺入的硼和碳的掺杂结构；晕环注入区的碳杂质分布结构作为轻掺杂漏区的磷杂质扩散的阻挡结构。本发明还公开了一种N管IO组件的制造方法。本发明能提高热载流子寿命，降低热载流子效应。

公开(公告)号：CN116884987A

公开(公告)日：2023-10-13

申请号：CN202310707713.0

申请日：2023-06-14

申请人： 中国科学院微电子研究所

发明人： 李永亮 ,  刘昊炎

IPC分类号： H01L29/06 ,  H01L29/167 ,  H01L29/78 ,  H01L21/336

摘要： 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，以改善环栅晶体管中寄生沟道的漏电。所述环栅晶体管法包括：半导体基底、浅槽隔离结构、有源结构、栅堆叠结构、含锗半导体结构以及介电结构。浅槽隔离结构形成在半导体基底具有的隔离区上。有源结构形成在半导体基底具有的有源区上；有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。栅堆叠结构环绕在沟道区的外周。含锗半导体结构位于有源结构与半导体基底之间；含锗半导体结构中锗的含量高于沟道区中锗的含量，含锗半导体结构沿宽度方向的侧壁相对于沟道区沿宽度方向的侧壁向内凹入，形成第一凹口。介电结构填充在第一凹口内，介电结构和浅槽隔离结构非一体成型。

公开(公告)号：CN110752254B

公开(公告)日：2023-09-19

申请号：CN201911023725.1

申请日：2019-10-25

申请人： 上海华力集成电路制造有限公司

发明人： 陈勇跃 ,  颜强 ,  黄秋铭 ,  谭俊 ,  洪佳琪 ,  周海锋 ,  方精训

IPC分类号： H01L29/167 ,  H01L29/08 ,  H01L29/78 ,  H01L21/336

摘要： 本发明提供一种应力沟道晶体管及其制造方法，提供衬底和位于该衬底上的栅极结构；形成位于栅极结构两侧、衬底内的源漏极，源漏极由种子层和体层构成；其中种子层为 面和 面的硅外延层；体层的材料为SiGa，该SiGa中Ga的浓度占36％至45％；形成位于栅极结构两侧、所述源漏极上的帽层。本发明将应力材料改成SiGa作为源漏极(Source/Drain)后，可以替代原来的SiGe：B，简化了工艺，并且提升了所述应力沟道晶体管的应力和电流导通能力。