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公开(公告)号：CN119835972A
公开(公告)日：2025-04-15
申请号：CN202411767486.1
申请日：2024-12-03
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于提高环栅晶体管的良率和工作性能。所述半导体器件包括：半导体基底，以及设置在半导体基底上的第一晶体管。第一晶体管的沟道区包括材料不同的第一纳米结构和第二纳米结构，第一纳米结构和第二纳米结构沿半导体基底的厚度方向交替分布，且第一晶体管的沟道区中位于底层的结构为第一纳米结构。沿第一晶体管的栅堆叠结构的长度方向，第一纳米结构的宽度小于第二纳米结构的宽度，且第二纳米结构至少设置在相邻两层第一纳米结构之间。第一晶体管的沟道区中位于底层的第一纳米结构与半导体基底间隔设置；或，第一晶体管的沟道区中位于底层的第一纳米结构与半导体基底直接接触。
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公开(公告)号：CN119451169A
公开(公告)日：2025-02-14
申请号：CN202411378437.9
申请日：2024-09-29
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于控制寄生沟道与源/漏区之间的漏电，提高环栅晶体管的电学性能。所述环栅晶体管包括：半导体基底、有源结构、栅堆叠结构和介质隔离结构。有源结构设置于半导体基底上。有源结构包括源/漏区、以及位于源/漏区之间的沟道区。沟道区包括设置于半导体基底上方的至少一层纳米结构。栅堆叠结构环绕在每层纳米结构的外周。介质隔离结构设置在源/漏区与半导体基底之间，且沿源/漏区的分布方向，介质隔离结构延伸至部分栅堆叠结构与半导体基底之间。所述环栅晶体管的制造方法用于制造上述环栅晶体管。
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公开(公告)号：CN116598296A
公开(公告)日：2023-08-15
申请号：CN202310560859.7
申请日：2023-05-17
Applicant: 中国科学院微电子研究所
IPC: H01L25/07 , H01L23/482 , H01L23/485 , H01L21/60
Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，以在三维叠层互补晶体管中位于上部的晶体管为P型环栅晶体管、且P型环栅晶体管包括的半导体基底和沟道区内含有锗时，提高三维叠层互补晶体管的工作性能。所述半导体器件包括：第一半导体基底、N型环栅晶体管、第二半导体基底、键合互连层和P型环栅晶体管。N型环栅晶体管形成在第一半导体基底上。第二半导体基底形成在N型环栅晶体管上方。键合互连层位于N型环栅晶体管和第二半导体基底之间。键合互连层的材料包括三氧化二钇，第二半导体基底和N型环栅晶体管通过键合互连层键合。P型环栅晶体管形成在第二半导体基底上。第二半导体基底和P型环栅晶体管包括的沟道区内均含有锗。
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公开(公告)号：CN119730312A
公开(公告)日：2025-03-28
申请号：CN202411640484.6
申请日：2024-11-18
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
IPC: H10D30/62 , H10D30/01 , H10D62/832 , H10D62/83 , H10D62/10
Abstract: 本发明公开一种环栅晶体管及其制造方法，涉及半导体技术领域，以提高环栅晶体管的良率，改善栅堆叠结构与沟道区之间的界面态。环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。沟道区包括至少一层纳米结构。每层纳米结构与半导体基底之间存在空隙，且每层纳米结构包括高迁移率材料部、以及沿半导体基底的厚度方向设置在高迁移率材料部两侧的半导体覆盖部。高迁移率材料部的材料包括锗硅或锗。栅堆叠结构环绕在每层纳米结构的外周。栅堆叠结构与高迁移率材料部沿宽度方向的两侧之间不具有半导体覆盖部。栅堆叠结构与半导体覆盖部之间的界面态，小于栅堆叠结构与高迁移率材料部沿宽度方向的两侧之间的界面态。
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公开(公告)号：CN116487439A
公开(公告)日：2023-07-25
申请号：CN202310485441.4
申请日：2023-04-28
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于在抑制环栅晶体管的寄生沟道漏电的情况下，提升环栅晶体管的工作性能，降低环栅晶体管的制造难度。所述环栅晶体管包括：半导体基底、有源结构、外延结构和栅堆叠结构。上述有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。外延结构位于半导体基底与至少部分源区之间、以及半导体基底与至少部分漏区之间。外延结构为本征外延结构，或，外延结构为轻掺杂外延结构、且轻掺杂外延结构的导电类型分别与源区和漏区的导电类型相反。栅堆叠结构环绕在沟道区的外周。栅堆叠结构具有的各部分区域均形成在半导体基底上。
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Patent Agency Ranking
公开(公告)号：CN116469938A
公开(公告)日：2023-07-21
申请号：CN202310486042.X
申请日：2023-04-28
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本发明公开一种环栅晶体管及其制造方法，涉及半导体技术领域，以在抑制环栅晶体管的寄生沟道漏电的情况下，提升环栅晶体管的工作性能，降低环栅晶体管的制造难度。所述环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。半导体基底位于沟道区下方的部分的最大顶部高度小于自身与源区接触的部分的顶部高度、且半导体基底位于沟道区下方的部分的最大顶部高度小于自身与漏区接触的部分的顶部高度。半导体基底位于沟道区下方的部分分别与自身位于源区和漏区下方的部分一体成型。栅堆叠结构环绕在沟道区的外周。栅堆叠结构位于沟道区下方的部分将位于沟道区与半导体基底之间的空隙填充满。
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公开(公告)号：CN116454136A
公开(公告)日：2023-07-18
申请号：CN202310403524.4
申请日：2023-04-14
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/10
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，以利于使得第一环栅晶体管和第二环栅晶体管采用相同的栅堆叠结构。所述半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。第一环栅晶体管形成在半导体基底上。第二环栅晶体管形成在第一环栅晶体管的上方。第一环栅晶体管和第二环栅晶体管的导电类型相反。第一环栅晶体管和第二环栅晶体管中的一者为无结型晶体管、另一者为结型增强型晶体管。第一环栅晶体管和第二环栅晶体管中的一者包括的沟道区具有第一硅沟道部，另一者包括的沟道区具有第二硅沟道部、以及环绕在第二硅沟道部外周的第一含锗沟道部。第一环栅晶体管和第二环栅晶体管包括的栅堆叠结构的材料相同。
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公开(公告)号：CN119789515A
公开(公告)日：2025-04-08
申请号：CN202411836462.7
申请日：2024-12-12
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，用于降低半导体器件的集成难度，提高半导体器件的良率和工作性能。所述半导体器件包括：半导体基底、第一环栅晶体管和第二环栅晶体管。第一环栅晶体管包括的第一沟道区的材料不同于第二环栅晶体管包括的第二沟道区的材料。第一沟道区具有的每层纳米结构，均与第二沟道区具有的相应层纳米结构沿半导体基底的厚度方向交错分布。第二沟道区具有的每层纳米结构沿自身长度方向的不同区域的厚度大致相同。第二沟道区包括的纳米结构的厚度为H1。第一沟道区中底层纳米结构与半导体基底之间具有第一空隙，第一环栅晶体管包括的第一栅堆叠结构至少位于第一空隙处的厚度为H2，H1小于H2。
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公开(公告)号：CN119545899A
公开(公告)日：2025-02-28
申请号：CN202411419590.1
申请日：2024-10-11
Applicant: 北京知识产权运营管理有限公司 , 中国科学院微电子研究所
IPC: H10D84/85 , H10D84/03 , H10D62/10 , H01L23/538
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，以使沿半导体基底的厚度方向间隔分布的N型环栅晶体管和P型环栅晶体管中的沟道区具有不同的电学导通特性，且提升半导体器件的良率。半导体器件包括第一半导体基底、N型环栅晶体管、P型环栅晶体管、键合隔离层和绝缘层。键合隔离层设置在第一栅堆叠结构和第二栅堆叠结构之间。在第一沟道区和第二沟道区中，位于上方的一者通过键合隔离层键合互连在位于下方的一者的上方。绝缘层设置在N型环栅晶体管包括的第一源/漏区和P型环栅晶体管包括的第二源/漏区之间。绝缘层和键合隔离层相邻。其中，第一沟道区和第二沟道区的材料和/或晶向不同，且第一沟道区和第二沟道区自对准。
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公开(公告)号：CN116207154A
公开(公告)日：2023-06-02
申请号：CN202310274294.6
申请日：2023-03-17
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/167
Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，以通过制造应力源结构的应力源层向沟道区施加应力，提升环栅晶体管的驱动性能。所述环栅晶体管包括：半导体基底、有源结构、栅堆叠结构和应力源结构。半导体基底具有埋氧层。有源结构形成在埋氧层上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。有源结构位于沟道区内的部分的材料为硅、锗硅或锗。栅堆叠结构环绕在沟道区的外周。应力源结构至少设置在沟道区的下方、且位于栅堆叠结构和埋氧层之间。应力源结构的材料为锗硅，且在有源结构位于沟道区内的部分的材料为锗硅的情况下，应力源结构和有源结构位于沟道区内的部分的材料中锗含量不同。
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